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此库包含帮助您掌握功能验证工具的学习路径，以及使用基于HDL的方法开发测试环境。

了解如何使用ModelSim/Questa图形用户界面和命令行在交互模式下验证和调试HDL设计，或为快速模拟构建批处理模式脚本。

FPGA HDL和其他语言 问题与模型
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学习路径

学习路径让你专注于发展你最需要的技能。

一章
学习路径

MLC概述和功能验证课程

了解如何导航导师学习中心并查看功能验证库的课程地图。

预览章

导师学习中心
六章
学习路径

ModelSim/Questa核心HDL模拟

了解如何使用ModelSim/Questa图形用户界面和命令行在交互模式下验证和调试HDL设计，或为快速模拟构建批处理模式脚本。

预览章

ModelSim/Questa：数字设计流程中的模拟
5个章
学习路径

ModelSim/Questa核心高级主题

此学习路径使您能够扩展对modlesim/questasim功能的知识，并有效地分析和调试HDL代码。

预览章

ModelSim/Questa:为什么要使用tcl/tk？？
六章
学习路径

HDS：基本操作

此学习路径涵盖HDL Designer（HDS）的核心操作，使用方框图，以及状态机编辑器以及如何从HDS控制模拟

预览章

HDS：逻辑对象模式下的Design Explorer简介
六章
学习路径

HDS：团队使用和文件管理

此学习路径包括如何管理团队操作的HDS，如何分析现有设计，如何生成文档，以及如何使用第三方IP。

预览章

HDS：获取有关您的设计的摘要信息
4章
学习路径

HDS：设计检查器

此学习路径支持用户编写RTL代码。它帮助他们将公司的设计指南作为一个规则集来实现，这个规则集可188beat以由设计检查器进行测试。

预览章

HDS：设计检查流程概述
十三 学习
路径
六十八 章
八百零四 话题
五十一 小时
视频
图书馆概述

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功能验证训练库金宝搏娱乐城

MLC概述和功能验证课程1章

了解如何导航导师学习中心并查看功能验证库的课程地图。

一导师学习中心概述和功能验证课程5题
  1. 导师学习中心
  2. 视频，测验，和实验时间
  3. ModelSim/Questa课程图
  4. 语言课程图
  5. HDL设计师系列课程图

ModelSim/Questa核心HDL模拟6章

了解如何使用ModelSim/Questa图形用户界面和命令行在交互模式下验证和调试HDL设计，或为快速模拟构建批处理模式脚本。

发现
一ModelSim/Questa HDL模拟学习路径概述1题
  1. 学习路径概述
发现
二ModelSim/Questa模拟简介11题
  1. ModelSim/Questa：数字设计流程中的模拟
  2. ModelSim/Questa：模拟过程
  3. 知识检查1:ModelSim/Questa仿真简介
  4. ModelSim/Questa：功能概述和支持的行业标准
  5. ModelSim/Questa:操作模式
  6. ModelSim/Questa:调试功能概述
  7. 知识检查2:ModelSim/Questa仿真简介
  8. ModelSim/Questa:获取帮助
  9. 知识检查3:ModelSim/Questa仿真简介
  10. 实验室：ModelSim/Questa文档和帮助
  11. 评估：ModelSim/Questa仿真简介
三modelsim/questa使用命令和do文件进行基本模拟11题
  1. modelsim/questa:命令行概述
  2. ModelSim/Questa:库和设计单位
  3. 知识检查1:modelsim/questa使用命令和do文件进行基本模拟
  4. modelsim/questa:编译和优化命令
  5. ModelSim/Questa:基本模拟命令
  6. 知识检查2:modelsim/questa使用命令和do文件的基本模拟
  7. modelsim/questa：使用模拟器的简单刺激
  8. modelsim/questa:为简单do文件保存会话
  9. 知识检查3:modelsim/questa使用命令和do文件进行基本模拟
  10. 实验室：modelsim/questa命令行模拟
  11. 评估：使用命令和DO文件进行ModelSim/Questa基本模拟
4ModelSim/Questa图形用户界面26题
  1. ModelSim/Questa:GUI操作的快速概述
  2. ModelSim/Questa:窗口移动和拓扑结构
  3. 知识检查1:ModelSim/Questa-图形用户界面
  4. ModelSim/Questa:设置GUI首选项
  5. ModelSim/Questa:在GUI中搜索和排序
  6. 知识检查2:ModelSim/Questa-图形用户界面
  7. ModelSim/Questa:结构窗口
  8. ModelSim/Questa:项目窗口
  9. ModelSim/Questa:内存窗口
  10. ModelSim/Questa:消息查看器窗口
  11. 知识检查3:ModelSim/Questa-图形用户界面
  12. ModelSim/Questa:源窗口
  13. ModelSim/Questa:对象窗口
  14. ModelSim/Questa:进程和本地窗口
  15. 知识检查4:ModelSim/Questa-图形用户界面
  16. ModelSim/Questa:数据流窗口
  17. ModelSim/Questa:示意图窗口
  18. ModelSim/Questa:列表窗口
  19. 知识检查5:ModelSim/Questa-图形用户界面
  20. ModelSim/Questa：观察窗口
  21. ModelSim/Questa：波形窗口
  22. ModelSim/Questa：波形窗口调试功能
  23. ModelSim/Questa:FSM窗口简介
  24. 知识检查6:ModelSim/Questa-图形用户界面
  25. 实验室：ModelSim/Questa GUI简介
  26. 评估：ModelSim/Questa-图形用户界面
5个使用图形用户界面进行ModelSim/Questa基本模拟17题
  1. modelsim/questa：在GUI中运行模拟的优点
  2. ModelSim/Questa:在GUI中创建库
  3. 知识检查1：使用图形用户界面的ModelSim/Questa基本模拟
  4. modelsim/questa:使用GUI编译
  5. ModelSim/Questa:使用GUI模拟
  6. ModelSim/Questa:使用GUI运行模拟
  7. ModelSim/Questa:使用断点
  8. 知识检查2：使用图形用户界面的ModelSim/Questa基本模拟
  9. ModelSim/Questa:什么是项目？？
  10. ModelSim/Questa:在GUI中创建项目
  11. ModelSim/Questa:设置项目属性
  12. 知识检查3：使用图形用户界面的ModelSim/Questa基本模拟
  13. modelsim/questa：在GUI中使用项目
  14. modelsim/questa:使用项目命令
  15. 知识检查4：使用图形用户界面的ModelSim/Questa基本模拟
  16. 实验室：ModelSim/Questa在GUI中运行模拟
  17. 评估：使用图形用户界面进行ModelSim/Questa基本模拟
六ModelSim/Questa混合HDL设计8题
  1. ModelSim/Questa:混合HDL设计注意事项
  2. modelsim/questa:vhdl中的verilog
  3. modelsim/questa:verilog中的vhdl
  4. 知识检查1:ModelSim/Questa混合HDL设计
  5. ModelSim/Questa:访问混合设计中的对象
  6. 知识检查2：ModelSim/Questa混合HDL设计
  7. 实验室：ModelSim/Questa混合HDL设计
  8. 评估：ModelSim/Questa混合HDL设计

ModelSim/Questa核心高级主题5章

此学习路径使您能够扩展对modlesim/questasim功能的知识，并有效地分析和调试HDL代码。

发现
一ModelSim/Questa Tcl/Tk概述10个主题
  1. ModelSim/Questa:为什么要使用tcl/tk？？
  2. ModelSim/Questa:TCL概述
  3. modelsim/questa:tcl语法
  4. modelsim/questa:在tcl脚本中使用vsim命令
  5. modelsim/questa：简单模拟脚本
  6. 知识检查1:ModelSim/Questa-TCL/TK概述
  7. modelsim/questa:tk小部件和自定义GUI按钮
  8. 知识检查2：ModelSim/Questa-TCL/TK概述
  9. 实验室：modelsim/questa-在模拟中使用脚本和tk小部件
  10. 评估：ModelSim/Questa-TCL/TK概述
二ModelSim/Questa代码覆盖范围15题
  1. ModelSim/Questa：代码覆盖的目的和好处
  2. ModelSim/Questa:代码覆盖类型
  3. 知识检查1:ModelSim/Questa-代码覆盖率
  4. modelsim/questa:调用代码覆盖率
  5. ModelSim/Questa:代码覆盖率分析窗口
  6. 知识检查2:ModelSim/Questa-代码覆盖率
  7. ModelSim/Questa：管理保险范围排除
  8. ModelSim/QuestAsim：报告覆盖范围
  9. 知识检查3:ModelSim/Questa-代码覆盖率
  10. 实验室：ModelSim/Questa-执行代码覆盖
  11. ModelSim/QuestAsim:保存覆盖率数据（UCDB）
  12. ModelSim/Questa:管理覆盖范围数据
  13. 知识检查4:ModelSim/Questa代码覆盖率
  14. 实验室：modelsim/questa-分析代码覆盖率结果
  15. 评估：ModelSim/Questa-代码覆盖率
三ModelSim/Questa语言支持和门级模拟13个主题
  1. ModelSim/Questa:SDF注释，vhdl和vhdl重要
  2. ModelSim/Questa:VHDL性能编码
  3. 知识检查1:ModelSim/Questa-语言支持
  4. modelsim/questa:verilog/systemverilog版本支持
  5. modelsim/questa：如何编译SV文件
  6. ModelSim/Questa:Verilog编码以获得最佳性能
  7. 知识检查2：ModelSim/Questa-语言支持
  8. modelsim/questa：门级模拟的verilog延迟模式
  9. modelsim/questa:verilog sdf计时注释
  10. modelsim/questa:verilog门级优化
  11. 知识检查3:ModelSim/Questa-语言支持
  12. 实验室：ModelSim/Questa-门级模拟
  13. 评估：ModelSim/Questa-门级
4ModelSim/Questa有限状态机查看器6个主题
  1. ModelSim/Questa:FSM识别
  2. 知识检查1:modelsim/questa fsm
  3. ModelSim/Questa:在GUI中查看FSM
  4. 知识检查2:modelsim/questa fsm
  5. 实验室：ModelSim/Questa有限状态机
  6. 评估：ModelSim/Questa FSM
5个ModelSim/Questa选定的调试主题18题
  1. ModelSim/Questa:为什么需要调试？？
  2. ModelSim/Questa:检查点和恢复
  3. modelsim/questa:竞争和浮动检查
  4. ModelSim/Questa:切换和稳定性检查
  5. ModelSim/Questa:迭代冲突
  6. 知识检查1:ModelSim/Questa-调试
  7. ModelSim/Questa：模拟后分析
  8. ModelSim/Questa:IP完整性
  9. 实验室：ModelSim/Quest-迭代限制
  10. ModelSim/Questa:超链接导航
  11. ModelSim/Questa:跟踪读卡器和驱动程序
  12. 知识检查2：ModelSim/Questa调试
  13. ModelSim/Questa：波形分组
  14. ModelSim/Questa:保存光标之间的波形
  15. ModelSim/Questa：波形扩展时间
  16. 知识检查3:ModelSim/Questa-调试
  17. 实验室：ModelSim/Questa-逻辑错误
  18. 评估：ModelSim/Questa-调试主题

HDS：基本操作6章

此学习路径涵盖HDL Designer（HDS）的核心操作，使用方框图，以及状态机编辑器以及如何从HDS控制模拟

一HDS:HDL设计器基础知识23题
  1. HDS：什么是HDL设计师？？
  2. HDS：获取帮助
  3. 知识检查1:HDS-基础知识
  4. HDS：设计管理器基础知识
  5. HDS：HDS的初始配置
  6. HDS：项目经理内容
  7. HDS：在HDS中创建和打开项目
  8. 知识检查2:HDS-基础知识
  9. HDS：创建库及其包含的内容
  10. 实验室：HDS项目和图书馆
  11. HDS：设计单元模式下的Design Explorer简介
  12. HDS：使用Design Explorer中的层次结构窗格
  13. 知识检查3:HDS-基础知识
  14. HDS：在Design Explorer中复制设计单位和视图
  15. HDS：文件浏览器模式下的Design Explorer简介
  16. HDS：逻辑对象模式下的Design Explorer简介
  17. 知识检查4:HDS-基础知识
  18. HDS：如何使用Design Explorer侧数据窗口
  19. HDS：如何使用Design Explorer下游窗口
  20. HDS：如何使用Design Explorer任务和模板窗口
  21. 知识检查5:HDS-基础知识
  22. 实验室：HDS设计浏览器简介
  23. 评估：HDS基础
发现
二HDS：设计入口通用功能15题
  1. HDS：打开新的或现有的设计单元
  2. HDS：自下而上的设计流程
  3. HDS：自上而下的设计流程
  4. HDS：如何保存设计
  5. 知识检查1:HDS常见功能
  6. 实验室：HDS开闭设计
  7. HDS：向设计输入工具添加注释
  8. HDS：定义用于查看和打印的页面设置
  9. HDS：设置包首选项
  10. HDS：设置设计工具的首选项
  11. HDS：使用图表浏览器
  12. HDS：如何从图形生成HDL代码
  13. 知识检查2:HDS常见功能
  14. 实验室：HDS首选项
  15. 评估：HDS常见功能
三HDS：方块图24题
  1. HDS：方块图的定义和使用
  2. HDS：添加块和组件
  3. HDS：添加模块
  4. 实验室：HDS添加块和组件
  5. HDS：向方框图添加连接
  6. HDS：连接块和组件
  7. HDS：向方框图添加端口
  8. HDS：自动和交互式路由
  9. 知识检查1:HDS方框图
  10. HDS：设置块和组件属性
  11. HDS：将块升级为组件
  12. HDS：设置信号和端口属性
  13. HDS：用户声明和可见性
  14. 知识检查2:HDS方框图
  15. 实验室：HDS连接框图
  16. HDS：在方框图层次结构中导航
  17. HDS：协调接口
  18. HDS：通过层次结构突出显示网络
  19. HDS：更改分层网络
  20. HDS：从框图中添加和删除层次结构
  21. HDS：将方块图看作IBD
  22. HDS方框图知识检查3
  23. 实验室：HDS：操作框图
  24. 评估：HDS方框图
4状态机创建17题
  1. HDS：状态机对象以及如何添加它们
  2. HDS：在状态图中添加和删除层次结构
  3. HDS：使用等待状态
  4. 知识检查1:HDS状态机创建
  5. HDS:让作业状态
  6. lab:hds:向状态图添加对象
  7. HDS：过渡条件和分配
  8. HDS：输出分配优先级
  9. HDS：实现Moore和/或Mealy状态机
  10. HDS：定义时钟，重置并启用
  11. 知识检查2:HDS状态机创建
  12. lab:hds:向状态图添加转换
  13. HDS：使用并发状态机
  14. HDS：表达式生成器
  15. 知识检查3:HDS状态机创建
  16. 实验室：HDS：并发状态图
  17. 评估：HDS：状态机创建
5个状态机代码生成12题
  1. HDS：通用状态机HDL样式
  2. HDS：使用输出默认值
  3. HDS：输出信号类型之间的时间差第1部分
  4. HDS：输出信号类型之间的时间差第2部分
  5. HDS：向状态机代码添加声明和语句
  6. 知识检查1:HDS：状态机代码生成
  7. HDS：定义状态机HDL的格式
  8. HDS：定义合成的状态编码
  9. HDS：分析信号表
  10. 知识检查2:HDS：状态机代码生成
  11. 实验室：HDS生成状态机HDL代码
  12. 评估：HDS状态机代码生成
六HDS：在HDS中模拟和调试设计17题
  1. HDS：在HDL设计器中创建顶级测试平台
  2. HDS：在HDL设计器中描述测试仪操作
  3. 知识检查1:HDS：在HDS中模拟和调试设计
  4. 实验室：HDS：创建测试台
  5. HDS：设置所选模拟器
  6. HDS：启动模拟
  7. HDS：解决编译和精化错误
  8. 知识检查2:HDS：在HDS中模拟和调试设计
  9. 实验室：HDS：编译和进入模拟器
  10. HDS：从HDS窗口运行模拟
  11. HDS：从HDS窗口设置断点
  12. HDS：模拟过程中为HDS窗口设置动画
  13. HDS：回顾动画历史
  14. HDS：如何在模拟器中启用代码覆盖率收集
  15. 知识检查3:HDS：在HDS中模拟和调试设计
  16. 实验室：HDS：模拟控制和动画
  17. 评估：HDS：在HDS中模拟和调试设计

HDS：团队使用和文件管理6章

此学习路径包括如何管理团队操作的HDS，如何分析现有设计，如何生成文档，以及如何使用第三方IP。

一HDS：使用观点帮助调查和理解设计9题
  1. HDS：用视点可视化设计数据
  2. HDS：设置在Design Explorer视图中看到的列
  3. HDS：获取有关您的设计的摘要信息
  4. 知识检查1:HDS-使用观点帮助调查和理解设计
  5. HDS：使用Design Explorer中的高级查找
  6. HDS：使用可用的设计报告
  7. 知识检查2:HDS-使用观点帮助调查和理解设计
  8. 实验室：HDS-使用观点帮助调查和理解设计
  9. 评估：HDS-使用观点帮助调查和理解设计
二HDS：设置HDS属性和资源8题
  1. HDS：定义可用资源
  2. HDS：声明用户变量
  3. 知识检查1:HDS-设置HDS属性和资源
  4. HDS：定义默认代码生成首选项
  5. HDS：用户定义的模板
  6. 知识检查2:HDS-设置HDS属性和资源
  7. 实验室：HDS-设置HDS属性和资源
  8. 评估：HDS-设置HDS属性和资源
三HDS:IP和供应商流程17题
  1. HDS：如何在HDL设计器设计中使用IP块
  2. HDS：模块Ware IP
  3. HDS：在框图中设置模块和实例属性
  4. 知识检查1:HDS-IP和供应商流程
  5. 实验室1:HDS-IP和供应商流程
  6. HDS：使用供应商IP流的介绍
  7. HDS:Xilinx Coregen流量
  8. HDS:Xilinx Vivado流
  9. hds:xilinx vivado流示例
  10. HDS:Altera Megawizard流
  11. 知识检查2:HDS-IP和供应商流程
  12. 实验室2:HDS-IP和供应商流程
  13. HDS：如何在HDS中添加门级网络列表
  14. HDS：验证门级模拟结果
  15. 知识检查3:HDS-IP和供应商流程
  16. 实验室3:HDS-IP和供应商流程
  17. 评估：HDS-IP和供应商流程
发现
4HDS：添加和可视化现有设计9题
  1. HDS：设计重用第1部分
  2. HDS：设计重用第2部分
  3. 知识检查1:HDS-添加和可视化现有设计
  4. HDS：可视化与输入
  5. HDS：可视化文本文件
  6. HDS：将可视化文件转换为图形文件
  7. 知识检查2:HDS-添加和可视化现有设计
  8. 实验室：HDS-添加和可视化现有设计
  9. 评估：HDS-添加和可视化现有设计
5个HDS：团队设计简介9题
  1. HDS：团队要求
  2. HDS：定义团队资源
  3. 知识检查1:HDS-团队设计简介
  4. HDS：团队和用户偏好之间的差异
  5. HDS：团队和用户模板和任务之间的差异
  6. HDS：设置团队版本管理
  7. 知识检查2:HDS-团队设计简介
  8. 实验室：HDS-团队设计简介
  9. 评估：HDS-团队设计简介
六HDS：制作设计文档11题
  1. HDS:OLE导出图表的优点和局限性
  2. HDS：使用拖动栏和面板时的OLE
  3. HDS：如何注册和使用OLE文档工具
  4. HDS：记录不带OLE的图表
  5. 知识检查1:HDS-生成设计文档
  6. 实验室：HDS-创建文档
  7. HDS：调用HTML创建
  8. HDS:HTML选项和设置解释
  9. 知识检查2:HDS-生成设计文档
  10. 实验室：HDS-制作设计文件
  11. 评估：HDS-制作设计文件

HDS：设计检查器4章

此学习路径支持用户编写RTL代码。它帮助他们将公司的设计指南作为一个规则集来实现，这个规则集可188beat以由设计检查器进行测试。

一HDS：DesignChecker简介8题
  1. HDS：引入静态设计检查
  2. HDS：设计检查流程概述
  3. 知识检查1:HDS-DesignChecker简介
  4. HDS:运行DesignChecker概述
  5. HDS:DesignChecker窗口
  6. 知识检查2:HDS-DesignChecker简介
  7. 实验室：HDS-DesignChecker简介
  8. 评估：HDS-设计检查器简介
二HDS：了解规则集和策略13个主题
  1. HDS：基本规则
  2. HDS：基本规则参数和参考指南
  3. 知识检查1:HDS-了解规则集和策略
  4. HDS：构建规则集
  5. HDS：内置规则集
  6. HDS：设计质量度量
  7. 知识检查2:HDS-了解规则集和策略
  8. 实验室：HDS-DC规则集创建
  9. HDS：创建策略
  10. HDS：使用策略
  11. 知识检查3:HDS-了解规则集和策略
  12. 实验室：HDS-DC策略创建
  13. 评估：HDS-了解规则集和政策
三HDS：在HDS中调用和使用DesignChecker6个主题
  1. HDS：如何在HDS中查看DesignChecker
  2. 知识检查1:HDS-在HDS中调用和使用DesignChecker
  3. HDS：从HDS调用DesignChecker
  4. 知识检查2:HDS-在HDS中调用和使用DesignChecker
  5. 实验室：HDS-在HDS中调用和使用DesignChecker
  6. 评估：HDS-在HDS中调用和使用DesignChecker
发现
4HDS：分析DesignChecker结果12题
  1. HDS：结果选项卡
  2. HDS:结果摘要窗格
  3. HDS：跟踪错误到设计源代码视图
  4. 知识检查1:HDS-分析DesignChecker结果
  5. 实验室：HDS-分析结果
  6. HDS：如何排序和筛选结果
  7. HDS：输出结果
  8. HDS：使用DC分析设计质量
  9. 知识检查2:HDS-分析DesignChecker结果
  10. 实验室：HDS-导出和组织结果
  11. 实验室：HDS-处理结果
  12. 评估：HDS-分析DesignChecker结果

SystemVerilog OOP和IPC3章

在此学习路径中，您将学习SystemVerilog面向对象编程和进程间通信。

发现
一SystemVerilog基本OOP17题
  1. 面向对象编程的SystemVerilog简介
  2. SystemVerilog类介绍
  3. SystemVerilog Questa SIM OOP调试
  4. SystemVerilog构造函数
  5. 知识检查1:SystemVerilog基本OOP
  6. SystemVerilog句柄和对象1
  7. SystemVerilog句柄和对象2
  8. SystemVerilog浅对象复制
  9. SystemVerilog深度对象复制
  10. SystemVerilog克隆对象
  11. 知识检查2:SystemVerilog基本OOP
  12. SystemVerilog类声明详细信息
  13. SystemVerilog静态属性和方法
  14. SystemVerilog虚拟接口
  15. 知识检查3:SystemVerilog基本OOP
  16. 实验室：SystemVerilog基本OOP
  17. 评估：SystemVerilog基本OOP
二SystemVerilog高级OOP15题
  1. SystemVerilog类扩展
  2. SystemVerilog高级OOP术语
  3. SystemVerilog事务生成器
  4. 知识检查1:SystemVerilog高级OOP
  5. SystemVerilog句柄和对象3
  6. SystemVerilog虚拟方法
  7. SystemVerilog虚拟方法原型
  8. 知识检查2:SystemVerilog高级OOP
  9. SystemVerilog生成器和虚拟方法
  10. SystemVerilog高级构造函数
  11. SystemVerilog参数化类
  12. SystemVerilog类成员可见性
  13. 知识检查3:SystemVerilog高级OOP
  14. 实验室：SystemVerilog高级OOP
  15. 评估：SystemVerilog高级OOP
三SystemVerilog进程间通信9题
  1. 进程间通信的SystemVerilog介绍
  2. SystemVerilog分叉联接
  3. systemverilog fork-join无
  4. systemverilog fork-join任何
  5. 知识检查1:SystemVerilog进程间通信
  6. SystemVerilog禁用线程
  7. SystemVerilog在循环中生成线程
  8. 知识检查2:SystemVerilog进程间通信
  9. 评估：SystemVerilog进程间通信

SystemVerilog基础知识8章

在此学习路径中，您将学习SystemVerilog基础知识，如块，数据类型，和运算符。

发现
一SystemVerilog概念12题
  1. SystemVerilog验证简介
  2. SystemVerilog随机验证
  3. 系统验证日志覆盖率
  4. 系统验证抽象级别
  5. 知识检查1：系统验证概念
  6. SystemVerilog编译器指令
  7. 系统验证日志时间和延迟
  8. SystemVerilog系统任务和功能
  9. SystemVerilog测试台组织
  10. 知识检查2：系统验证概念
  11. 实验室：模拟和调试1位加法器
  12. 评估：SystemVerilog概念
二SystemVerilog整型数据类型16题
  1. SystemVerilog语法
  2. SystemVerilog文本
  3. SystemVerilog数据类型和值集
  4. 系统验证向量
  5. 知识检查1:SystemVerilog整数数据类型
  6. SystemVerilog枚举类型
  7. SystemVerilog用户定义的类型
  8. 系统验证日志转换
  9. 知识检查2:SystemVerilog整数数据类型
  10. SystemVerilog层次引用
  11. SystemVerilog端口声明
  12. SystemVerilog端口连接
  13. SystemVerilog参数和常量
  14. 知识检查3:SystemVerilog整数数据类型
  15. 实验室：使用4态和2态类型
  16. 评估：SystemVerilog整体数据类型
三SystemVerilog过程块和例程12题
  1. SystemVerilog事件模拟
  2. SystemVerilog初始块和始终块
  3. SystemVerilog阻塞和非阻塞分配语句
  4. SystemVerilog连续分配语句
  5. 知识检查1:SystemVerilog过程块和例程
  6. SystemVerilog任务和功能
  7. SystemVerilog例程参数
  8. SystemVerilog例行存储
  9. SystemVerilog引用参数和默认值
  10. 知识检查2:SystemVerilog过程块和例程
  11. 实验室：模拟并验证约翰逊计数器
  12. 评估：SystemVerilog过程块和例程
4SystemVerilog编程语句9题
  1. SystemVerilog if和assert语句
  2. systemverilog case语句
  3. 知识检查1:SystemVerilog编程语句
  4. 永远的系统验证日志，重复，而while循环
  5. SystemVerilog for循环和ForEach循环
  6. SystemVerilog标签和禁用，继续，和中断语句
  7. 知识检查2:SystemVerilog编程语句
  8. 实验室：模拟并验证BCD编码器
  9. 评估：SystemVerilog编程语句
5个SystemVerilog运算符15题
  1. SystemVerilog操作员简介
  2. SystemVerilog逐位和一元约简运算符
  3. SystemVerilog逻辑和比较运算符
  4. SystemVerilog相等运算符
  5. SystemVerilog内部运算符
  6. 知识检查1:SystemVerilog操作员
  7. SystemVerilog移位和连接运算符
  8. SystemVerilog条件运算符
  9. SystemVerilog算术运算符
  10. SystemVerilog流操作程序
  11. SystemVerilog分配运算符
  12. SystemVerilog操作大小
  13. 知识检查2:SystemVerilog操作员
  14. 实验室：模拟并验证一个ALU
  15. 评估：SystemVerilog操作员
六SystemVerilog阵列，结构，和包装18题
  1. SystemVerilog-向量和数组
  2. SystemVerilog数组-分配和比较
  3. SystemVerilog-数组文本
  4. 知识检查1:SystemVerilog数组，结构，和包装
  5. SystemVerilog-动态数组
  6. SystemVerilog-字符串
  7. SystemVerilog-队列
  8. 知识检查2:SystemVerilog数组，结构，和包装
  9. SystemVerilog-关联数组
  10. SystemVerilog-数组方法
  11. SystemVerilog-高级数组方法
  12. 知识检查3:SystemVerilog数组，结构，和包装
  13. SystemVerilog-结构
  14. SystemVerilog-软件包
  15. SystemVerilog-包导入
  16. 知识检查4:SystemVerilog数组，结构，和包装
  17. 实验室：SystemVerilog阵列，结构，和包装
  18. 评估：SystemVerilog阵列，结构，和包装
七SystemVerilog接口9题
  1. SystemVerilog-端口和接口
  2. SystemVerilog接口-信号，方法和端口
  3. SystemVerilog-模块端口
  4. 知识检查1:SystemVerilog接口
  5. SystemVerilog-参数化接口
  6. SystemVerilog-与接口连接
  7. 知识检查2:SystemVerilog接口
  8. 实验室：创建处理器间接口
  9. 评估：SystemVerilog接口
八SystemVerilog验证构造10个主题
  1. SystemVerilog-最终块
  2. SystemVerilog-Fork连接简介
  3. systemverilog-fork-join口味
  4. 知识检查1:SystemVerilog验证构造
  5. SystemVerilog-强制和释放
  6. SystemVerilog-读取内存文件
  7. SystemVerilog-文件I/O
  8. 知识检查2:SystemVerilog验证构造
  9. 实验室：用测试台接口验证
  10. 评估：SystemVerilog验证结构

系统验证随机化和功能覆盖2章

在此学习路径中，您将了解SystemVerilog约束的随机生成和功能覆盖。

发现
一系统验证随机化19个主题
  1. 基于SystemVerilog类的随机化
  2. SystemVerilog随机化示例
  3. SystemVerilog约束解算器
  4. SystemVerilog成员身份，分布，和独特的约束
  5. SystemVerilog隐含约束
  6. 知识检查1:SystemVerilog随机化
  7. SystemVerilog随机化数组
  8. SystemVerilog随机化聚合类型
  9. 系统检验随机分布和概率
  10. SystemVerilog约束继承和内联约束
  11. 知识检查2：系统验证随机化
  12. SystemVerilog软约束
  13. SystemVerilog随机化设置和清理
  14. SystemVerilog随机循环变量
  15. 禁用随机化的SystemVerilog
  16. 系统验证随机问题和备选方案
  17. 知识检查3：系统验证随机化
  18. 实验室：SystemVerilog随机化
  19. 评估：系统验证随机化
二SystemVerilog功能覆盖范围17题
  1. SystemVerilog覆盖率比较
  2. SystemVerilog功能覆盖策略
  3. SystemVerilog功能覆盖流
  4. 知识检查1:SystemVerilog功能覆盖率
  5. SystemVerilog CoverGroup定义
  6. SystemVerilog采样和条件覆盖率
  7. SystemVerilog Coverpoint箱
  8. SystemVerilog特殊覆盖箱
  9. 知识检查2:SystemVerilog功能覆盖
  10. SystemVerilog交叉覆盖
  11. SystemVerilog通用CoverGroups
  12. SystemVerilog覆盖范围选项
  13. SystemVerilog覆盖方法
  14. SystemVerilog转换覆盖范围
  15. 知识检查3:SystemVerilog功能覆盖率
  16. 实验室：SystemVerilog功能覆盖范围
  17. 评估：SystemVerilog功能覆盖率

系统验证UVM8章

在此学习路径中，您将学习如何使用通用验证方法（uvm）创建可重用的验证环境。

发现
一UVM概述21题
  1. uvm词汇表和OOP回顾
  2. UVM方法学
  3. uvm是uvm提供的
  4. 知识检查1:UVM概述
  5. UVM拓扑和代理
  6. uvm类层次结构
  7. UVM相
  8. 知识检查2:UVM概述
  9. uvm Hello World示例
  10. uvm示例：事务和驱动程序
  11. uvm示例：代理，环境与试验课
  12. uvm示例：运行测试
  13. 知识检查3:UVM概述
  14. uvm配置类
  15. UVM工厂
  16. UVM消息
  17. UVM控制冗长
  18. uvm调试和文档
  19. 知识检查4:UVM概述
  20. 实验室：首先看SystemVerilog UVM
  21. 评估：UVM概述
二UVM事务和序列14题
  1. 紫外线刺激介绍
  2. UVM事务编码样式
  3. UVM事务处理方法
  4. 知识检查1:UVM事务和序列
  5. uvm do_copy and do_compare方法
  6. uvm转换2字符串和其他do方法
  7. UVM扩展事务类和指南
  8. 知识检查2:UVM事务和序列
  9. UVM序列介绍
  10. 紫外线测试，序列，和司机握手
  11. UVM序列摘要
  12. 知识检查3:UVM事务和序列
  13. 实验室：UVM事务和序列
  14. 评估：UVM事务和序列
三uvm驱动程序和序列器6个主题
  1. uvm-tlm通信
  2. uvm驱动程序和序列器
  3. uvm接口和仿真
  4. 知识检查1:UVM驱动程序和序列器
  5. 实验室：uvm测序仪和驱动器
  6. 评估：uvm驱动程序和序列器
4UVM监视器和代理8题
  1. uvm监视器简介
  2. UVM TLM分析端口
  3. uvm监视器示例
  4. UVM试剂介绍
  5. UVM代理示例
  6. 知识检查：UVM监视器和代理
  7. 实验室：紫外线监测器和试剂
  8. 评估：紫外线监测仪和试剂
5个UVM覆盖集5题
  1. UVM覆盖收集器简介
  2. UVM覆盖收集器示例
  3. 知识检查：UVM覆盖收集器
  4. 实验室：UVM覆盖收集器
  5. 评估：UVM覆盖收集器
六UVM记分板和环境8题
  1. UVM记分板介绍
  2. UVM记分板内部
  3. uvm记分板分层示例
  4. uvm记分板平面示例
  5. UVM环境
  6. 知识检查1:UVM记分板和环境
  7. 实验室：UVM记分板
  8. 评估：UVM记分板
七uvm配置和工厂12题
  1. UVM配置介绍
  2. uvm配置hdl到测试示例
  3. UVM配置对象
  4. uvm配置测试到环境示例
  5. 知识检查1:uvm配置
  6. 用于监视示例的uvm配置代理
  7. uvm配置序列，数组和调试
  8. UVM工厂简介
  9. UVM工厂覆盖示例
  10. 知识检查2:UVM配置和工厂
  11. 实验室：UVM配置和工厂
  12. 评估：uvm配置和工厂
八uvm测试和复杂序列13个主题
  1. UVM测试-架构
  2. uvm测试-控制运行阶段
  3. UVM测试-查找序列器手柄
  4. uvm复杂序列-单协议
  5. 知识检查1:UVM测试和复杂序列
  6. uvm复杂序列-多协议
  7. uvm复杂序列-驱动程序同步
  8. uvm复杂序列-仲裁概述
  9. uvm复杂序列-仲裁算法
  10. uvm复杂序列-平行和分层序列
  11. 知识检查2:UVM测试和复杂序列
  12. 实验室：UVM测试和虚拟序列
  13. 评估：紫外线测试和复杂序列

掌握任务12章

此学习路径帮助您掌握Questa的高级功能验证环境，以便管理测试和调试验证错误。

发现
一掌握问题学习路径概述1题
  1. 学习路径概述
二验证计划15题
  1. 问题A：验证动机和过程
  2. 问题A：验证计划组件
  3. 知识检查1：验证计划
  4. 问题A：验证管理任务
  5. Questa:统一覆盖数据库（UCDB）
  6. 知识检查2：验证计划
  7. 问题A：验证管理流程
  8. 问题A：创建验证计划
  9. 问题A：验证计划内容
  10. 知识检查3：验证计划
  11. 问题A：导出和导入验证计划
  12. 问题A：验证计划与测试数据的合并
  13. 知识检查4：验证计划
  14. 实验室：验证计划
  15. 评估：验证计划
三代码覆盖率15题
  1. 问题A：代码覆盖的目的和好处
  2. 问题A：代码覆盖类型
  3. 知识检查1：代码覆盖率
  4. 问题A：调用代码覆盖率
  5. Questa:代码覆盖率分析窗口
  6. 知识检查2：代码覆盖率
  7. 问题A：管理保险除外责任
  8. 问题A：报告覆盖范围
  9. 知识检查3：代码覆盖率
  10. 实验室：执行代码覆盖率
  11. 问题A：保存覆盖率数据（UCDB）
  12. 问题A：管理覆盖率数据
  13. 知识检查4：代码覆盖率
  14. 实验室：分析代码覆盖率结果
  15. 评估：代码覆盖率
4功能覆盖9题
  1. 问：什么是功能覆盖？？
  2. 问题A：如何实现功能覆盖？？
  3. 知识检查1：功能覆盖
  4. 问题A：功能覆盖计划
  5. 问题A：过滤和采样覆盖率
  6. Questa:GUI中的功能覆盖
  7. 知识检查2：功能验证
  8. 实验室：功能覆盖
  9. 评估：功能覆盖
发现
5个测试跟踪11题
  1. 问题A：创建测试环境
  2. 问题A：在UCDB中存储属性
  3. 问题A：覆盖视图模式
  4. 知识检查1：测试跟踪
  5. 问题A：模拟后分析
  6. 问题A：优化回归运行
  7. 问题A：验证分析
  8. Questa:生成HTML覆盖率报告
  9. 知识检查2：测试跟踪
  10. 实验室：测试跟踪
  11. 评估：测试跟踪
六SV类调试23题
  1. Questa:启用SV类的调试
  2. Questa:Questa类命名法
  3. 问题A：描述和检查命令
  4. 提问：阶级树，图形和实例窗口
  5. 知识检查1:SV类调试
  6. 提问：看，局部变量和调用堆栈窗口
  7. Questa:在Wave窗口中查看类实例
  8. 问题A：寻找关于你的课程的信息
  9. 知识检查2:SV类调试
  10. 问题A：用户定义的半径
  11. 问题A：记忆窗口
  12. Questa:进程和局部窗口
  13. 知识检查3:SV类调试
  14. 问题A：波形展开时间
  15. 问题A：跟踪读卡器和驱动程序
  16. Questa:消息查看器窗口
  17. questa:调试宏和调用命令
  18. 知识检查4:SV类调试
  19. 问题A:uvm感知调试
  20. Questa:事务流
  21. 知识检查5:SV类调试
  22. 实验室：SystemVerilog调试
  23. 评估：SV级调试
七性能12题
  1. 问：什么是VOPT？？
  2. 问题A：优化流程
  3. 问题A：保持可见性
  4. 问题A：参数和泛型的优化
  5. 问题A：保持VPI/PLI可见性
  6. 知识检查1：绩效
  7. 问题A：门级优化
  8. 问题A：已编译SDF的VOPT
  9. 问题A：PDU流程
  10. 知识检查2：绩效
  11. 实验室：性能
  12. 评估：绩效
八调试SystemVerilog断言11题
  1. 提问：基于断言的验证
  2. 问题A：断言窗口
  3. 问题A：配置断言
  4. 知识检查1：调试SystemVerilog断言
  5. 实验室：断言窗口
  6. 提问：波形窗口中的断言
  7. questa:断言线程查看器窗口
  8. questa:使用带有断言的SV绑定构造
  9. 知识检查2：调试SystemVerilog断言
  10. 实验室：调试SystemVerilog断言
  11. 评估：调试SystemVerilog断言
9约束随机检验7题
  1. 问题A：随机化
  2. 问题A：约束随机编码准则
  3. 问题A：约束解算器
  4. 问题A：调试随机化失败
  5. 知识检查1：约束随机验证
  6. 实验室：调试约束解算器中的失败
  7. 评估：约束随机验证
10个性能分析7题
  1. 问题A：性能分析
  2. Questa:查看探查器结果
  3. 知识检查1：性能分析
  4. Questa:内存分配分析器
  5. 问题A：能力分析
  6. 知识检查2：性能分析
  7. 评估：性能分析
十一交易6个主题
  1. 问：什么是交易？？
  2. ,:事务记录流
  3. 问题A：在Wave窗口中查看相关事务
  4. 知识检查1：事务
  5. 实验室：事务记录和查看
  6. 评估：交易
十二使用DPI9题
  1. 直接编程接口介绍
  2. 导入C例程的直接编程接口
  3. 用Questa直接编程接口调试
  4. 实验室：DPI-C简介
  5. 带存储器的直接编程接口模型
  6. 直接编程接口C调用SystemVerilog
  7. 知识检查：使用DPI
  8. 实验室：C试验台
  9. 评估：使用DPI

Questa时钟域交叉（CDC）2章

了解时钟域交叉（CDC）设计和验证，以及如何使用QuestaCDC验证异步时钟域之间的路径。

发现
一CDC基本验证26题
  1. Questa CDC简介：CDC挑战
  2. Questa CDC简介：CDC验证
  3. Questa CDC：CDC方法学-第1部分
  4. Questa CDC：CDC方法学-第2部分
  5. Questa CDC：CDC方法学-第3部分
  6. 知识检查1:CDC概述
  7. questa cdc设置：了解cdc过程和设计编译
  8. questa cdc设置：tcl命令
  9. 知识检查2:CDC概述
  10. Questa CDC设置：时钟报告
  11. questa cdc设置：时钟信号和时钟分组
  12. 知识检查3:CDC概述
  13. questa cdc设置：重置和端口域
  14. 知识检查4:CDC概述
  15. Questa CDC调试
  16. questa cdc:dff的同步器流，DMUX和握手方案
  17. questa cdc:FIFO方案的同步器流
  18. questa cdc:FIFO方案的同步器流
  19. 知识检查5:CDC概述
  20. Questa CDC：再确认方案和同步器报告
  21. 知识检查6:CDC概述
  22. Questa CDC：状态法-第1部分
  23. Questa CDC：状态法-第2部分
  24. Questa CDC：状态法-第3部分
  25. 知识检查7:CDC概述
  26. 评估：CDC概述

UVM框架6章

本章中的故事板文档概述了整个学习路径。

发现
一UVM框架：简介5题
  1. UVM框架：简介
  2. UVM框架：测试设计
  3. UVM框架：计划刺激和检查
  4. 知识检查：uvm框架介绍
  5. 评估：uvm框架介绍
二UVM框架：创建接口6个主题
  1. uvm框架：描述输入协议接口
  2. uvm框架：生成输入协议接口
  3. uvm框架：创建输出协议接口
  4. 知识检查：uvm框架：创建接口
  5. lab:uvm框架：创建接口
  6. 评估：uvm框架：创建接口
三UVM框架:创建环境4个主题
  1. uvm框架：描述环境
  2. UVM框架：生成环境
  3. 知识检查：uvm框架：创建环境
  4. 评估：uvm框架：创建环境
4UVM框架：创建工作台5题
  1. UVM框架：工作台说明
  2. UVM框架：工作台生成
  3. 知识检查：uvm框架：创建工作台
  4. 实验室：UVM框架：创建工作台
  5. 评估：uvm框架：创建工作台
5个UVM框架：完成工作台11题
  1. UVM框架：模拟开箱即用的工作台
  2. 实验室：开箱即用模拟
  3. uvm框架：连接DUT和工作台
  4. 实验室：连接DUT和工作台
  5. uvm框架：驱动和监视输入事务
  6. uvm框架：驱动和监视输出事务
  7. 实验室：驱动和监控事务
  8. uvm框架：预测结果
  9. 知识检查：uvm框架：完成工作台
  10. 实验室：预测结果
  11. 评估：uvm框架：完成工作台
六uvm框架：开始验证5题
  1. uvm框架：创建新的测试和事务
  2. uvm框架：配置和序列
  3. 知识检查：开始验证
  4. 实验室：开始验证DUT
  5. 评估：开始验证

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ModelSim/Questa HDL模拟学习路径概述

本章中的故事板文档概述了整个学习路径。

ModelSim/Questa HDL模拟学习路径概述1题
  1. 学习路径概述

ModelSim/Questa模拟简介

本章概述了模拟过程。您将了解QuestAsim和ModelSim的功能以及如何使用帮助和文档。

ModelSim/Questa模拟简介11题
  1. ModelSim/Questa：数字设计流程中的模拟
  2. ModelSim/Questa：模拟过程
  3. 知识检查1:ModelSim/Questa仿真简介
  4. ModelSim/Questa：功能概述和支持的行业标准
  5. ModelSim/Questa:操作模式
  6. ModelSim/Questa:调试功能概述
  7. 知识检查2:ModelSim/Questa仿真简介
  8. ModelSim/Questa:获取帮助
  9. 知识检查3:ModelSim/Questa仿真简介
  10. 实验室：ModelSim/Questa文档和帮助
  11. 评估：ModelSim/Questa仿真简介

ModelSim/Questa Tcl/Tk概述

本章简要概述了TCL/TK语言，并展示了如何在modesim或questasim中使用它。

ModelSim/Questa Tcl/Tk概述10个主题
  1. ModelSim/Questa:为什么要使用tcl/tk？？
  2. ModelSim/Questa:TCL概述
  3. modelsim/questa:tcl语法
  4. modelsim/questa:在tcl脚本中使用vsim命令
  5. modelsim/questa：简单模拟脚本
  6. 知识检查1:ModelSim/Questa-TCL/TK概述
  7. modelsim/questa:tk小部件和自定义GUI按钮
  8. 知识检查2：ModelSim/Questa-TCL/TK概述
  9. 实验室：modelsim/questa-在模拟中使用脚本和tk小部件
  10. 评估：ModelSim/Questa-TCL/TK概述

HDS：设计入口通用功能

您将了解所有人都具有的特性，或者大多数人，HDL设计器中的设计入口工具

HDS：设计入口通用功能15题
  1. HDS：打开新的或现有的设计单元
  2. HDS：自下而上的设计流程
  3. HDS：自上而下的设计流程
  4. HDS：如何保存设计
  5. 知识检查1:HDS常见功能
  6. 实验室：HDS开闭设计
  7. HDS：向设计输入工具添加注释
  8. HDS：定义用于查看和打印的页面设置
  9. HDS：设置包首选项
  10. HDS：设置设计工具的首选项
  11. HDS：使用图表浏览器
  12. HDS：如何从图形生成HDL代码
  13. 知识检查2:HDS常见功能
  14. 实验室：HDS首选项
  15. 评估：HDS常见功能

HDS：添加和可视化现有设计

了解如何将现有的HDL文本设计导入到HDL项目中。文本文件的图形分析，支持转换为图形源。

HDS：添加和可视化现有设计9题
  1. HDS：设计重用第1部分
  2. HDS：设计重用第2部分
  3. 知识检查1:HDS-添加和可视化现有设计
  4. HDS：可视化与输入
  5. HDS：可视化文本文件
  6. HDS：将可视化文件转换为图形文件
  7. 知识检查2:HDS-添加和可视化现有设计
  8. 实验室：HDS-添加和可视化现有设计
  9. 评估：HDS-添加和可视化现有设计

HDS：分析DesignChecker结果

本章介绍如何操作和导出DesignChecker结果，如何分析设计质量以及如何利用除外责任。

HDS：分析DesignChecker结果12题
  1. HDS：结果选项卡
  2. HDS:结果摘要窗格
  3. HDS：跟踪错误到设计源代码视图
  4. 知识检查1:HDS-分析DesignChecker结果
  5. 实验室：HDS-分析结果
  6. HDS：如何排序和筛选结果
  7. HDS：输出结果
  8. HDS：使用DC分析设计质量
  9. 知识检查2:HDS-分析DesignChecker结果
  10. 实验室：HDS-导出和组织结果
  11. 实验室：HDS-处理结果
  12. 评估：HDS-分析DesignChecker结果

SystemVerilog基本OOP

本章介绍SystemVerilog OOP中的基本概念和操作

SystemVerilog基本OOP17题
  1. 面向对象编程的SystemVerilog简介
  2. SystemVerilog类介绍
  3. SystemVerilog Questa SIM OOP调试
  4. SystemVerilog构造函数
  5. 知识检查1:SystemVerilog基本OOP
  6. SystemVerilog句柄和对象1
  7. SystemVerilog句柄和对象2
  8. SystemVerilog浅对象复制
  9. SystemVerilog深度对象复制
  10. SystemVerilog克隆对象
  11. 知识检查2:SystemVerilog基本OOP
  12. SystemVerilog类声明详细信息
  13. SystemVerilog静态属性和方法
  14. SystemVerilog虚拟接口
  15. 知识检查3:SystemVerilog基本OOP
  16. 实验室：SystemVerilog基本OOP
  17. 评估：SystemVerilog基本OOP

SystemVerilog概念

了解验证概念，抽象级别和基本SystemVerilog构造。

SystemVerilog概念12题
  1. SystemVerilog验证简介
  2. SystemVerilog随机验证
  3. 系统验证日志覆盖率
  4. 系统验证抽象级别
  5. 知识检查1：系统验证概念
  6. SystemVerilog编译器指令
  7. 系统验证日志时间和延迟
  8. SystemVerilog系统任务和功能
  9. SystemVerilog测试台组织
  10. 知识检查2：系统验证概念
  11. 实验室：模拟和调试1位加法器
  12. 评估：SystemVerilog概念

系统验证随机化

了解随机测试方法和系统Verilog约束随机测试

系统验证随机化19个主题
  1. 基于SystemVerilog类的随机化
  2. SystemVerilog随机化示例
  3. SystemVerilog约束解算器
  4. SystemVerilog成员身份，分布，和独特的约束
  5. SystemVerilog隐含约束
  6. 知识检查1:SystemVerilog随机化
  7. SystemVerilog随机化数组
  8. SystemVerilog随机化聚合类型
  9. 系统检验随机分布和概率
  10. SystemVerilog约束继承和内联约束
  11. 知识检查2：系统验证随机化
  12. SystemVerilog软约束
  13. SystemVerilog随机化设置和清理
  14. SystemVerilog随机循环变量
  15. 禁用随机化的SystemVerilog
  16. 系统验证随机问题和备选方案
  17. 知识检查3：系统验证随机化
  18. 实验室：SystemVerilog随机化
  19. 评估：系统验证随机化

UVM概述

了解UVM目标，术语，拓扑学，消息和uvm测试的运行方式。

UVM概述21题
  1. uvm词汇表和OOP回顾
  2. UVM方法学
  3. uvm是uvm提供的
  4. 知识检查1:UVM概述
  5. UVM拓扑和代理
  6. uvm类层次结构
  7. UVM相
  8. 知识检查2:UVM概述
  9. uvm Hello World示例
  10. uvm示例：事务和驱动程序
  11. uvm示例：代理，环境与试验课
  12. uvm示例：运行测试
  13. 知识检查3:UVM概述
  14. uvm配置类
  15. UVM工厂
  16. UVM消息
  17. UVM控制冗长
  18. uvm调试和文档
  19. 知识检查4:UVM概述
  20. 实验室：首先看SystemVerilog UVM
  21. 评估：UVM概述

掌握问题学习路径概述

本章中的故事板文档概述了整个学习路径。

掌握问题学习路径概述1题
  1. 学习路径概述

测试跟踪

本章介绍如何创建测试环境，分析模拟后运行，将测试计划与测试运行以及如何生成HTML覆盖率报告合并。

测试跟踪11题
  1. 问题A：创建测试环境
  2. 问题A：在UCDB中存储属性
  3. 问题A：覆盖视图模式
  4. 知识检查1：测试跟踪
  5. 问题A：模拟后分析
  6. 问题A：优化回归运行
  7. 问题A：验证分析
  8. Questa:生成HTML覆盖率报告
  9. 知识检查2：测试跟踪
  10. 实验室：测试跟踪
  11. 评估：测试跟踪

CDC基本验证

本章提供了对CDC基本验证过程的理解。您将学习如何设置和运行Questa CDC以及如何分析CDC结果。

CDC基本验证26题
  1. Questa CDC简介：CDC挑战
  2. Questa CDC简介：CDC验证
  3. Questa CDC：CDC方法学-第1部分
  4. Questa CDC：CDC方法学-第2部分
  5. Questa CDC：CDC方法学-第3部分
  6. 知识检查1:CDC概述
  7. questa cdc设置：了解cdc过程和设计编译
  8. questa cdc设置：tcl命令
  9. 知识检查2:CDC概述
  10. Questa CDC设置：时钟报告
  11. questa cdc设置：时钟信号和时钟分组
  12. 知识检查3:CDC概述
  13. questa cdc设置：重置和端口域
  14. 知识检查4:CDC概述
  15. Questa CDC调试
  16. questa cdc:dff的同步器流，DMUX和握手方案
  17. questa cdc:FIFO方案的同步器流
  18. questa cdc:FIFO方案的同步器流
  19. 知识检查5:CDC概述
  20. Questa CDC：再确认方案和同步器报告
  21. 知识检查6:CDC概述
  22. Questa CDC：状态法-第1部分
  23. Questa CDC：状态法-第2部分
  24. Questa CDC：状态法-第3部分
  25. 知识检查7:CDC概述
  26. 评估：CDC概述

UVM框架：简介

本章解释了uvm框架的好处，描述了正在测试的设计，并介绍了uvm框架流程。

UVM框架：简介5题
  1. UVM框架：简介
  2. UVM框架：测试设计
  3. UVM框架：计划刺激和检查
  4. 知识检查：uvm框架介绍
  5. 评估：uvm框架介绍

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