学习路径
学习路径让你专注于发展你最需要的技能。
ModelSim/Questa核心HDL模拟
了解如何使用ModelSim/Questa图形用户界面和命令行在交互模式下验证和调试HDL设计,或为快速模拟构建批处理模式脚本。
ModelSim/Questa核心高级主题
此学习路径使您能够扩展对modlesim/questasim功能的知识,并有效地分析和调试HDL代码。
HDS:基本操作
此学习路径涵盖HDL Designer(HDS)的核心操作,使用方框图,以及状态机编辑器以及如何从HDS控制模拟
HDS:设计检查器
此学习路径支持用户编写RTL代码。它帮助他们将公司的设计指南作为一个规则集来实现,这个规则集可188beat以由设计检查器进行测试。
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功能验证训练库金宝搏娱乐城
MLC概述和功能验证课程1章
了解如何导航导师学习中心并查看功能验证库的课程地图。
一导师学习中心概述和功能验证课程5题
- 导师学习中心
- 视频,测验,和实验时间
- ModelSim/Questa课程图
- 语言课程图
- HDL设计师系列课程图
ModelSim/Questa核心HDL模拟6章
了解如何使用ModelSim/Questa图形用户界面和命令行在交互模式下验证和调试HDL设计,或为快速模拟构建批处理模式脚本。
一ModelSim/Questa HDL模拟学习路径概述1题
- 学习路径概述
二ModelSim/Questa模拟简介11题
- ModelSim/Questa:数字设计流程中的模拟
- ModelSim/Questa:模拟过程
- 知识检查1:ModelSim/Questa仿真简介
- ModelSim/Questa:功能概述和支持的行业标准
- ModelSim/Questa:操作模式
- ModelSim/Questa:调试功能概述
- 知识检查2:ModelSim/Questa仿真简介
- ModelSim/Questa:获取帮助
- 知识检查3:ModelSim/Questa仿真简介
- 实验室:ModelSim/Questa文档和帮助
- 评估:ModelSim/Questa仿真简介
三modelsim/questa使用命令和do文件进行基本模拟11题
- modelsim/questa:命令行概述
- ModelSim/Questa:库和设计单位
- 知识检查1:modelsim/questa使用命令和do文件进行基本模拟
- modelsim/questa:编译和优化命令
- ModelSim/Questa:基本模拟命令
- 知识检查2:modelsim/questa使用命令和do文件的基本模拟
- modelsim/questa:使用模拟器的简单刺激
- modelsim/questa:为简单do文件保存会话
- 知识检查3:modelsim/questa使用命令和do文件进行基本模拟
- 实验室:modelsim/questa命令行模拟
- 评估:使用命令和DO文件进行ModelSim/Questa基本模拟
4ModelSim/Questa图形用户界面26题
- ModelSim/Questa:GUI操作的快速概述
- ModelSim/Questa:窗口移动和拓扑结构
- 知识检查1:ModelSim/Questa-图形用户界面
- ModelSim/Questa:设置GUI首选项
- ModelSim/Questa:在GUI中搜索和排序
- 知识检查2:ModelSim/Questa-图形用户界面
- ModelSim/Questa:结构窗口
- ModelSim/Questa:项目窗口
- ModelSim/Questa:内存窗口
- ModelSim/Questa:消息查看器窗口
- 知识检查3:ModelSim/Questa-图形用户界面
- ModelSim/Questa:源窗口
- ModelSim/Questa:对象窗口
- ModelSim/Questa:进程和本地窗口
- 知识检查4:ModelSim/Questa-图形用户界面
- ModelSim/Questa:数据流窗口
- ModelSim/Questa:示意图窗口
- ModelSim/Questa:列表窗口
- 知识检查5:ModelSim/Questa-图形用户界面
- ModelSim/Questa:观察窗口
- ModelSim/Questa:波形窗口
- ModelSim/Questa:波形窗口调试功能
- ModelSim/Questa:FSM窗口简介
- 知识检查6:ModelSim/Questa-图形用户界面
- 实验室:ModelSim/Questa GUI简介
- 评估:ModelSim/Questa-图形用户界面
5个使用图形用户界面进行ModelSim/Questa基本模拟17题
- modelsim/questa:在GUI中运行模拟的优点
- ModelSim/Questa:在GUI中创建库
- 知识检查1:使用图形用户界面的ModelSim/Questa基本模拟
- modelsim/questa:使用GUI编译
- ModelSim/Questa:使用GUI模拟
- ModelSim/Questa:使用GUI运行模拟
- ModelSim/Questa:使用断点
- 知识检查2:使用图形用户界面的ModelSim/Questa基本模拟
- ModelSim/Questa:什么是项目??
- ModelSim/Questa:在GUI中创建项目
- ModelSim/Questa:设置项目属性
- 知识检查3:使用图形用户界面的ModelSim/Questa基本模拟
- modelsim/questa:在GUI中使用项目
- modelsim/questa:使用项目命令
- 知识检查4:使用图形用户界面的ModelSim/Questa基本模拟
- 实验室:ModelSim/Questa在GUI中运行模拟
- 评估:使用图形用户界面进行ModelSim/Questa基本模拟
六ModelSim/Questa混合HDL设计8题
- ModelSim/Questa:混合HDL设计注意事项
- modelsim/questa:vhdl中的verilog
- modelsim/questa:verilog中的vhdl
- 知识检查1:ModelSim/Questa混合HDL设计
- ModelSim/Questa:访问混合设计中的对象
- 知识检查2:ModelSim/Questa混合HDL设计
- 实验室:ModelSim/Questa混合HDL设计
- 评估:ModelSim/Questa混合HDL设计
ModelSim/Questa核心高级主题5章
此学习路径使您能够扩展对modlesim/questasim功能的知识,并有效地分析和调试HDL代码。
一ModelSim/Questa Tcl/Tk概述10个主题
- ModelSim/Questa:为什么要使用tcl/tk??
- ModelSim/Questa:TCL概述
- modelsim/questa:tcl语法
- modelsim/questa:在tcl脚本中使用vsim命令
- modelsim/questa:简单模拟脚本
- 知识检查1:ModelSim/Questa-TCL/TK概述
- modelsim/questa:tk小部件和自定义GUI按钮
- 知识检查2:ModelSim/Questa-TCL/TK概述
- 实验室:modelsim/questa-在模拟中使用脚本和tk小部件
- 评估:ModelSim/Questa-TCL/TK概述
二ModelSim/Questa代码覆盖范围15题
- ModelSim/Questa:代码覆盖的目的和好处
- ModelSim/Questa:代码覆盖类型
- 知识检查1:ModelSim/Questa-代码覆盖率
- modelsim/questa:调用代码覆盖率
- ModelSim/Questa:代码覆盖率分析窗口
- 知识检查2:ModelSim/Questa-代码覆盖率
- ModelSim/Questa:管理保险范围排除
- ModelSim/QuestAsim:报告覆盖范围
- 知识检查3:ModelSim/Questa-代码覆盖率
- 实验室:ModelSim/Questa-执行代码覆盖
- ModelSim/QuestAsim:保存覆盖率数据(UCDB)
- ModelSim/Questa:管理覆盖范围数据
- 知识检查4:ModelSim/Questa代码覆盖率
- 实验室:modelsim/questa-分析代码覆盖率结果
- 评估:ModelSim/Questa-代码覆盖率
三ModelSim/Questa语言支持和门级模拟13个主题
- ModelSim/Questa:SDF注释,vhdl和vhdl重要
- ModelSim/Questa:VHDL性能编码
- 知识检查1:ModelSim/Questa-语言支持
- modelsim/questa:verilog/systemverilog版本支持
- modelsim/questa:如何编译SV文件
- ModelSim/Questa:Verilog编码以获得最佳性能
- 知识检查2:ModelSim/Questa-语言支持
- modelsim/questa:门级模拟的verilog延迟模式
- modelsim/questa:verilog sdf计时注释
- modelsim/questa:verilog门级优化
- 知识检查3:ModelSim/Questa-语言支持
- 实验室:ModelSim/Questa-门级模拟
- 评估:ModelSim/Questa-门级
4ModelSim/Questa有限状态机查看器6个主题
- ModelSim/Questa:FSM识别
- 知识检查1:modelsim/questa fsm
- ModelSim/Questa:在GUI中查看FSM
- 知识检查2:modelsim/questa fsm
- 实验室:ModelSim/Questa有限状态机
- 评估:ModelSim/Questa FSM
5个ModelSim/Questa选定的调试主题18题
- ModelSim/Questa:为什么需要调试??
- ModelSim/Questa:检查点和恢复
- modelsim/questa:竞争和浮动检查
- ModelSim/Questa:切换和稳定性检查
- ModelSim/Questa:迭代冲突
- 知识检查1:ModelSim/Questa-调试
- ModelSim/Questa:模拟后分析
- ModelSim/Questa:IP完整性
- 实验室:ModelSim/Quest-迭代限制
- ModelSim/Questa:超链接导航
- ModelSim/Questa:跟踪读卡器和驱动程序
- 知识检查2:ModelSim/Questa调试
- ModelSim/Questa:波形分组
- ModelSim/Questa:保存光标之间的波形
- ModelSim/Questa:波形扩展时间
- 知识检查3:ModelSim/Questa-调试
- 实验室:ModelSim/Questa-逻辑错误
- 评估:ModelSim/Questa-调试主题
HDS:基本操作6章
此学习路径涵盖HDL Designer(HDS)的核心操作,使用方框图,以及状态机编辑器以及如何从HDS控制模拟
一HDS:HDL设计器基础知识23题
- HDS:什么是HDL设计师??
- HDS:获取帮助
- 知识检查1:HDS-基础知识
- HDS:设计管理器基础知识
- HDS:HDS的初始配置
- HDS:项目经理内容
- HDS:在HDS中创建和打开项目
- 知识检查2:HDS-基础知识
- HDS:创建库及其包含的内容
- 实验室:HDS项目和图书馆
- HDS:设计单元模式下的Design Explorer简介
- HDS:使用Design Explorer中的层次结构窗格
- 知识检查3:HDS-基础知识
- HDS:在Design Explorer中复制设计单位和视图
- HDS:文件浏览器模式下的Design Explorer简介
- HDS:逻辑对象模式下的Design Explorer简介
- 知识检查4:HDS-基础知识
- HDS:如何使用Design Explorer侧数据窗口
- HDS:如何使用Design Explorer下游窗口
- HDS:如何使用Design Explorer任务和模板窗口
- 知识检查5:HDS-基础知识
- 实验室:HDS设计浏览器简介
- 评估:HDS基础
二HDS:设计入口通用功能15题
- HDS:打开新的或现有的设计单元
- HDS:自下而上的设计流程
- HDS:自上而下的设计流程
- HDS:如何保存设计
- 知识检查1:HDS常见功能
- 实验室:HDS开闭设计
- HDS:向设计输入工具添加注释
- HDS:定义用于查看和打印的页面设置
- HDS:设置包首选项
- HDS:设置设计工具的首选项
- HDS:使用图表浏览器
- HDS:如何从图形生成HDL代码
- 知识检查2:HDS常见功能
- 实验室:HDS首选项
- 评估:HDS常见功能
三HDS:方块图24题
- HDS:方块图的定义和使用
- HDS:添加块和组件
- HDS:添加模块
- 实验室:HDS添加块和组件
- HDS:向方框图添加连接
- HDS:连接块和组件
- HDS:向方框图添加端口
- HDS:自动和交互式路由
- 知识检查1:HDS方框图
- HDS:设置块和组件属性
- HDS:将块升级为组件
- HDS:设置信号和端口属性
- HDS:用户声明和可见性
- 知识检查2:HDS方框图
- 实验室:HDS连接框图
- HDS:在方框图层次结构中导航
- HDS:协调接口
- HDS:通过层次结构突出显示网络
- HDS:更改分层网络
- HDS:从框图中添加和删除层次结构
- HDS:将方块图看作IBD
- HDS方框图知识检查3
- 实验室:HDS:操作框图
- 评估:HDS方框图
4状态机创建17题
- HDS:状态机对象以及如何添加它们
- HDS:在状态图中添加和删除层次结构
- HDS:使用等待状态
- 知识检查1:HDS状态机创建
- HDS:让作业状态
- lab:hds:向状态图添加对象
- HDS:过渡条件和分配
- HDS:输出分配优先级
- HDS:实现Moore和/或Mealy状态机
- HDS:定义时钟,重置并启用
- 知识检查2:HDS状态机创建
- lab:hds:向状态图添加转换
- HDS:使用并发状态机
- HDS:表达式生成器
- 知识检查3:HDS状态机创建
- 实验室:HDS:并发状态图
- 评估:HDS:状态机创建
5个状态机代码生成12题
- HDS:通用状态机HDL样式
- HDS:使用输出默认值
- HDS:输出信号类型之间的时间差第1部分
- HDS:输出信号类型之间的时间差第2部分
- HDS:向状态机代码添加声明和语句
- 知识检查1:HDS:状态机代码生成
- HDS:定义状态机HDL的格式
- HDS:定义合成的状态编码
- HDS:分析信号表
- 知识检查2:HDS:状态机代码生成
- 实验室:HDS生成状态机HDL代码
- 评估:HDS状态机代码生成
六HDS:在HDS中模拟和调试设计17题
- HDS:在HDL设计器中创建顶级测试平台
- HDS:在HDL设计器中描述测试仪操作
- 知识检查1:HDS:在HDS中模拟和调试设计
- 实验室:HDS:创建测试台
- HDS:设置所选模拟器
- HDS:启动模拟
- HDS:解决编译和精化错误
- 知识检查2:HDS:在HDS中模拟和调试设计
- 实验室:HDS:编译和进入模拟器
- HDS:从HDS窗口运行模拟
- HDS:从HDS窗口设置断点
- HDS:模拟过程中为HDS窗口设置动画
- HDS:回顾动画历史
- HDS:如何在模拟器中启用代码覆盖率收集
- 知识检查3:HDS:在HDS中模拟和调试设计
- 实验室:HDS:模拟控制和动画
- 评估:HDS:在HDS中模拟和调试设计
HDS:团队使用和文件管理6章
此学习路径包括如何管理团队操作的HDS,如何分析现有设计,如何生成文档,以及如何使用第三方IP。
一HDS:使用观点帮助调查和理解设计9题
- HDS:用视点可视化设计数据
- HDS:设置在Design Explorer视图中看到的列
- HDS:获取有关您的设计的摘要信息
- 知识检查1:HDS-使用观点帮助调查和理解设计
- HDS:使用Design Explorer中的高级查找
- HDS:使用可用的设计报告
- 知识检查2:HDS-使用观点帮助调查和理解设计
- 实验室:HDS-使用观点帮助调查和理解设计
- 评估:HDS-使用观点帮助调查和理解设计
二HDS:设置HDS属性和资源8题
- HDS:定义可用资源
- HDS:声明用户变量
- 知识检查1:HDS-设置HDS属性和资源
- HDS:定义默认代码生成首选项
- HDS:用户定义的模板
- 知识检查2:HDS-设置HDS属性和资源
- 实验室:HDS-设置HDS属性和资源
- 评估:HDS-设置HDS属性和资源
三HDS:IP和供应商流程17题
- HDS:如何在HDL设计器设计中使用IP块
- HDS:模块Ware IP
- HDS:在框图中设置模块和实例属性
- 知识检查1:HDS-IP和供应商流程
- 实验室1:HDS-IP和供应商流程
- HDS:使用供应商IP流的介绍
- HDS:Xilinx Coregen流量
- HDS:Xilinx Vivado流
- hds:xilinx vivado流示例
- HDS:Altera Megawizard流
- 知识检查2:HDS-IP和供应商流程
- 实验室2:HDS-IP和供应商流程
- HDS:如何在HDS中添加门级网络列表
- HDS:验证门级模拟结果
- 知识检查3:HDS-IP和供应商流程
- 实验室3:HDS-IP和供应商流程
- 评估:HDS-IP和供应商流程
4HDS:添加和可视化现有设计9题
- HDS:设计重用第1部分
- HDS:设计重用第2部分
- 知识检查1:HDS-添加和可视化现有设计
- HDS:可视化与输入
- HDS:可视化文本文件
- HDS:将可视化文件转换为图形文件
- 知识检查2:HDS-添加和可视化现有设计
- 实验室:HDS-添加和可视化现有设计
- 评估:HDS-添加和可视化现有设计
5个HDS:团队设计简介9题
- HDS:团队要求
- HDS:定义团队资源
- 知识检查1:HDS-团队设计简介
- HDS:团队和用户偏好之间的差异
- HDS:团队和用户模板和任务之间的差异
- HDS:设置团队版本管理
- 知识检查2:HDS-团队设计简介
- 实验室:HDS-团队设计简介
- 评估:HDS-团队设计简介
六HDS:制作设计文档11题
- HDS:OLE导出图表的优点和局限性
- HDS:使用拖动栏和面板时的OLE
- HDS:如何注册和使用OLE文档工具
- HDS:记录不带OLE的图表
- 知识检查1:HDS-生成设计文档
- 实验室:HDS-创建文档
- HDS:调用HTML创建
- HDS:HTML选项和设置解释
- 知识检查2:HDS-生成设计文档
- 实验室:HDS-制作设计文件
- 评估:HDS-制作设计文件
HDS:设计检查器4章
此学习路径支持用户编写RTL代码。它帮助他们将公司的设计指南作为一个规则集来实现,这个规则集可188beat以由设计检查器进行测试。
一HDS:DesignChecker简介8题
- HDS:引入静态设计检查
- HDS:设计检查流程概述
- 知识检查1:HDS-DesignChecker简介
- HDS:运行DesignChecker概述
- HDS:DesignChecker窗口
- 知识检查2:HDS-DesignChecker简介
- 实验室:HDS-DesignChecker简介
- 评估:HDS-设计检查器简介
二HDS:了解规则集和策略13个主题
- HDS:基本规则
- HDS:基本规则参数和参考指南
- 知识检查1:HDS-了解规则集和策略
- HDS:构建规则集
- HDS:内置规则集
- HDS:设计质量度量
- 知识检查2:HDS-了解规则集和策略
- 实验室:HDS-DC规则集创建
- HDS:创建策略
- HDS:使用策略
- 知识检查3:HDS-了解规则集和策略
- 实验室:HDS-DC策略创建
- 评估:HDS-了解规则集和政策
三HDS:在HDS中调用和使用DesignChecker6个主题
- HDS:如何在HDS中查看DesignChecker
- 知识检查1:HDS-在HDS中调用和使用DesignChecker
- HDS:从HDS调用DesignChecker
- 知识检查2:HDS-在HDS中调用和使用DesignChecker
- 实验室:HDS-在HDS中调用和使用DesignChecker
- 评估:HDS-在HDS中调用和使用DesignChecker
4HDS:分析DesignChecker结果12题
- HDS:结果选项卡
- HDS:结果摘要窗格
- HDS:跟踪错误到设计源代码视图
- 知识检查1:HDS-分析DesignChecker结果
- 实验室:HDS-分析结果
- HDS:如何排序和筛选结果
- HDS:输出结果
- HDS:使用DC分析设计质量
- 知识检查2:HDS-分析DesignChecker结果
- 实验室:HDS-导出和组织结果
- 实验室:HDS-处理结果
- 评估:HDS-分析DesignChecker结果
SystemVerilog OOP和IPC3章
在此学习路径中,您将学习SystemVerilog面向对象编程和进程间通信。
一SystemVerilog基本OOP17题
- 面向对象编程的SystemVerilog简介
- SystemVerilog类介绍
- SystemVerilog Questa SIM OOP调试
- SystemVerilog构造函数
- 知识检查1:SystemVerilog基本OOP
- SystemVerilog句柄和对象1
- SystemVerilog句柄和对象2
- SystemVerilog浅对象复制
- SystemVerilog深度对象复制
- SystemVerilog克隆对象
- 知识检查2:SystemVerilog基本OOP
- SystemVerilog类声明详细信息
- SystemVerilog静态属性和方法
- SystemVerilog虚拟接口
- 知识检查3:SystemVerilog基本OOP
- 实验室:SystemVerilog基本OOP
- 评估:SystemVerilog基本OOP
二SystemVerilog高级OOP15题
- SystemVerilog类扩展
- SystemVerilog高级OOP术语
- SystemVerilog事务生成器
- 知识检查1:SystemVerilog高级OOP
- SystemVerilog句柄和对象3
- SystemVerilog虚拟方法
- SystemVerilog虚拟方法原型
- 知识检查2:SystemVerilog高级OOP
- SystemVerilog生成器和虚拟方法
- SystemVerilog高级构造函数
- SystemVerilog参数化类
- SystemVerilog类成员可见性
- 知识检查3:SystemVerilog高级OOP
- 实验室:SystemVerilog高级OOP
- 评估:SystemVerilog高级OOP
三SystemVerilog进程间通信9题
- 进程间通信的SystemVerilog介绍
- SystemVerilog分叉联接
- systemverilog fork-join无
- systemverilog fork-join任何
- 知识检查1:SystemVerilog进程间通信
- SystemVerilog禁用线程
- SystemVerilog在循环中生成线程
- 知识检查2:SystemVerilog进程间通信
- 评估:SystemVerilog进程间通信
SystemVerilog基础知识8章
在此学习路径中,您将学习SystemVerilog基础知识,如块,数据类型,和运算符。
一SystemVerilog概念12题
- SystemVerilog验证简介
- SystemVerilog随机验证
- 系统验证日志覆盖率
- 系统验证抽象级别
- 知识检查1:系统验证概念
- SystemVerilog编译器指令
- 系统验证日志时间和延迟
- SystemVerilog系统任务和功能
- SystemVerilog测试台组织
- 知识检查2:系统验证概念
- 实验室:模拟和调试1位加法器
- 评估:SystemVerilog概念
二SystemVerilog整型数据类型16题
- SystemVerilog语法
- SystemVerilog文本
- SystemVerilog数据类型和值集
- 系统验证向量
- 知识检查1:SystemVerilog整数数据类型
- SystemVerilog枚举类型
- SystemVerilog用户定义的类型
- 系统验证日志转换
- 知识检查2:SystemVerilog整数数据类型
- SystemVerilog层次引用
- SystemVerilog端口声明
- SystemVerilog端口连接
- SystemVerilog参数和常量
- 知识检查3:SystemVerilog整数数据类型
- 实验室:使用4态和2态类型
- 评估:SystemVerilog整体数据类型
三SystemVerilog过程块和例程12题
- SystemVerilog事件模拟
- SystemVerilog初始块和始终块
- SystemVerilog阻塞和非阻塞分配语句
- SystemVerilog连续分配语句
- 知识检查1:SystemVerilog过程块和例程
- SystemVerilog任务和功能
- SystemVerilog例程参数
- SystemVerilog例行存储
- SystemVerilog引用参数和默认值
- 知识检查2:SystemVerilog过程块和例程
- 实验室:模拟并验证约翰逊计数器
- 评估:SystemVerilog过程块和例程
4SystemVerilog编程语句9题
- SystemVerilog if和assert语句
- systemverilog case语句
- 知识检查1:SystemVerilog编程语句
- 永远的系统验证日志,重复,而while循环
- SystemVerilog for循环和ForEach循环
- SystemVerilog标签和禁用,继续,和中断语句
- 知识检查2:SystemVerilog编程语句
- 实验室:模拟并验证BCD编码器
- 评估:SystemVerilog编程语句
5个SystemVerilog运算符15题
- SystemVerilog操作员简介
- SystemVerilog逐位和一元约简运算符
- SystemVerilog逻辑和比较运算符
- SystemVerilog相等运算符
- SystemVerilog内部运算符
- 知识检查1:SystemVerilog操作员
- SystemVerilog移位和连接运算符
- SystemVerilog条件运算符
- SystemVerilog算术运算符
- SystemVerilog流操作程序
- SystemVerilog分配运算符
- SystemVerilog操作大小
- 知识检查2:SystemVerilog操作员
- 实验室:模拟并验证一个ALU
- 评估:SystemVerilog操作员
六SystemVerilog阵列,结构,和包装18题
- SystemVerilog-向量和数组
- SystemVerilog数组-分配和比较
- SystemVerilog-数组文本
- 知识检查1:SystemVerilog数组,结构,和包装
- SystemVerilog-动态数组
- SystemVerilog-字符串
- SystemVerilog-队列
- 知识检查2:SystemVerilog数组,结构,和包装
- SystemVerilog-关联数组
- SystemVerilog-数组方法
- SystemVerilog-高级数组方法
- 知识检查3:SystemVerilog数组,结构,和包装
- SystemVerilog-结构
- SystemVerilog-软件包
- SystemVerilog-包导入
- 知识检查4:SystemVerilog数组,结构,和包装
- 实验室:SystemVerilog阵列,结构,和包装
- 评估:SystemVerilog阵列,结构,和包装
七SystemVerilog接口9题
- SystemVerilog-端口和接口
- SystemVerilog接口-信号,方法和端口
- SystemVerilog-模块端口
- 知识检查1:SystemVerilog接口
- SystemVerilog-参数化接口
- SystemVerilog-与接口连接
- 知识检查2:SystemVerilog接口
- 实验室:创建处理器间接口
- 评估:SystemVerilog接口
八SystemVerilog验证构造10个主题
- SystemVerilog-最终块
- SystemVerilog-Fork连接简介
- systemverilog-fork-join口味
- 知识检查1:SystemVerilog验证构造
- SystemVerilog-强制和释放
- SystemVerilog-读取内存文件
- SystemVerilog-文件I/O
- 知识检查2:SystemVerilog验证构造
- 实验室:用测试台接口验证
- 评估:SystemVerilog验证结构
系统验证随机化和功能覆盖2章
在此学习路径中,您将了解SystemVerilog约束的随机生成和功能覆盖。
一系统验证随机化19个主题
- 基于SystemVerilog类的随机化
- SystemVerilog随机化示例
- SystemVerilog约束解算器
- SystemVerilog成员身份,分布,和独特的约束
- SystemVerilog隐含约束
- 知识检查1:SystemVerilog随机化
- SystemVerilog随机化数组
- SystemVerilog随机化聚合类型
- 系统检验随机分布和概率
- SystemVerilog约束继承和内联约束
- 知识检查2:系统验证随机化
- SystemVerilog软约束
- SystemVerilog随机化设置和清理
- SystemVerilog随机循环变量
- 禁用随机化的SystemVerilog
- 系统验证随机问题和备选方案
- 知识检查3:系统验证随机化
- 实验室:SystemVerilog随机化
- 评估:系统验证随机化
二SystemVerilog功能覆盖范围17题
- SystemVerilog覆盖率比较
- SystemVerilog功能覆盖策略
- SystemVerilog功能覆盖流
- 知识检查1:SystemVerilog功能覆盖率
- SystemVerilog CoverGroup定义
- SystemVerilog采样和条件覆盖率
- SystemVerilog Coverpoint箱
- SystemVerilog特殊覆盖箱
- 知识检查2:SystemVerilog功能覆盖
- SystemVerilog交叉覆盖
- SystemVerilog通用CoverGroups
- SystemVerilog覆盖范围选项
- SystemVerilog覆盖方法
- SystemVerilog转换覆盖范围
- 知识检查3:SystemVerilog功能覆盖率
- 实验室:SystemVerilog功能覆盖范围
- 评估:SystemVerilog功能覆盖率
系统验证UVM8章
在此学习路径中,您将学习如何使用通用验证方法(uvm)创建可重用的验证环境。
一UVM概述21题
- uvm词汇表和OOP回顾
- UVM方法学
- uvm是uvm提供的
- 知识检查1:UVM概述
- UVM拓扑和代理
- uvm类层次结构
- UVM相
- 知识检查2:UVM概述
- uvm Hello World示例
- uvm示例:事务和驱动程序
- uvm示例:代理,环境与试验课
- uvm示例:运行测试
- 知识检查3:UVM概述
- uvm配置类
- UVM工厂
- UVM消息
- UVM控制冗长
- uvm调试和文档
- 知识检查4:UVM概述
- 实验室:首先看SystemVerilog UVM
- 评估:UVM概述
二UVM事务和序列14题
- 紫外线刺激介绍
- UVM事务编码样式
- UVM事务处理方法
- 知识检查1:UVM事务和序列
- uvm do_copy and do_compare方法
- uvm转换2字符串和其他do方法
- UVM扩展事务类和指南
- 知识检查2:UVM事务和序列
- UVM序列介绍
- 紫外线测试,序列,和司机握手
- UVM序列摘要
- 知识检查3:UVM事务和序列
- 实验室:UVM事务和序列
- 评估:UVM事务和序列
三uvm驱动程序和序列器6个主题
- uvm-tlm通信
- uvm驱动程序和序列器
- uvm接口和仿真
- 知识检查1:UVM驱动程序和序列器
- 实验室:uvm测序仪和驱动器
- 评估:uvm驱动程序和序列器
4UVM监视器和代理8题
- uvm监视器简介
- UVM TLM分析端口
- uvm监视器示例
- UVM试剂介绍
- UVM代理示例
- 知识检查:UVM监视器和代理
- 实验室:紫外线监测器和试剂
- 评估:紫外线监测仪和试剂
5个UVM覆盖集5题
- UVM覆盖收集器简介
- UVM覆盖收集器示例
- 知识检查:UVM覆盖收集器
- 实验室:UVM覆盖收集器
- 评估:UVM覆盖收集器
六UVM记分板和环境8题
- UVM记分板介绍
- UVM记分板内部
- uvm记分板分层示例
- uvm记分板平面示例
- UVM环境
- 知识检查1:UVM记分板和环境
- 实验室:UVM记分板
- 评估:UVM记分板
七uvm配置和工厂12题
- UVM配置介绍
- uvm配置hdl到测试示例
- UVM配置对象
- uvm配置测试到环境示例
- 知识检查1:uvm配置
- 用于监视示例的uvm配置代理
- uvm配置序列,数组和调试
- UVM工厂简介
- UVM工厂覆盖示例
- 知识检查2:UVM配置和工厂
- 实验室:UVM配置和工厂
- 评估:uvm配置和工厂
八uvm测试和复杂序列13个主题
- UVM测试-架构
- uvm测试-控制运行阶段
- UVM测试-查找序列器手柄
- uvm复杂序列-单协议
- 知识检查1:UVM测试和复杂序列
- uvm复杂序列-多协议
- uvm复杂序列-驱动程序同步
- uvm复杂序列-仲裁概述
- uvm复杂序列-仲裁算法
- uvm复杂序列-平行和分层序列
- 知识检查2:UVM测试和复杂序列
- 实验室:UVM测试和虚拟序列
- 评估:紫外线测试和复杂序列
掌握任务12章
此学习路径帮助您掌握Questa的高级功能验证环境,以便管理测试和调试验证错误。
一掌握问题学习路径概述1题
- 学习路径概述
二验证计划15题
- 问题A:验证动机和过程
- 问题A:验证计划组件
- 知识检查1:验证计划
- 问题A:验证管理任务
- Questa:统一覆盖数据库(UCDB)
- 知识检查2:验证计划
- 问题A:验证管理流程
- 问题A:创建验证计划
- 问题A:验证计划内容
- 知识检查3:验证计划
- 问题A:导出和导入验证计划
- 问题A:验证计划与测试数据的合并
- 知识检查4:验证计划
- 实验室:验证计划
- 评估:验证计划
三代码覆盖率15题
- 问题A:代码覆盖的目的和好处
- 问题A:代码覆盖类型
- 知识检查1:代码覆盖率
- 问题A:调用代码覆盖率
- Questa:代码覆盖率分析窗口
- 知识检查2:代码覆盖率
- 问题A:管理保险除外责任
- 问题A:报告覆盖范围
- 知识检查3:代码覆盖率
- 实验室:执行代码覆盖率
- 问题A:保存覆盖率数据(UCDB)
- 问题A:管理覆盖率数据
- 知识检查4:代码覆盖率
- 实验室:分析代码覆盖率结果
- 评估:代码覆盖率
4功能覆盖9题
- 问:什么是功能覆盖??
- 问题A:如何实现功能覆盖??
- 知识检查1:功能覆盖
- 问题A:功能覆盖计划
- 问题A:过滤和采样覆盖率
- Questa:GUI中的功能覆盖
- 知识检查2:功能验证
- 实验室:功能覆盖
- 评估:功能覆盖
5个测试跟踪11题
- 问题A:创建测试环境
- 问题A:在UCDB中存储属性
- 问题A:覆盖视图模式
- 知识检查1:测试跟踪
- 问题A:模拟后分析
- 问题A:优化回归运行
- 问题A:验证分析
- Questa:生成HTML覆盖率报告
- 知识检查2:测试跟踪
- 实验室:测试跟踪
- 评估:测试跟踪
六SV类调试23题
- Questa:启用SV类的调试
- Questa:Questa类命名法
- 问题A:描述和检查命令
- 提问:阶级树,图形和实例窗口
- 知识检查1:SV类调试
- 提问:看,局部变量和调用堆栈窗口
- Questa:在Wave窗口中查看类实例
- 问题A:寻找关于你的课程的信息
- 知识检查2:SV类调试
- 问题A:用户定义的半径
- 问题A:记忆窗口
- Questa:进程和局部窗口
- 知识检查3:SV类调试
- 问题A:波形展开时间
- 问题A:跟踪读卡器和驱动程序
- Questa:消息查看器窗口
- questa:调试宏和调用命令
- 知识检查4:SV类调试
- 问题A:uvm感知调试
- Questa:事务流
- 知识检查5:SV类调试
- 实验室:SystemVerilog调试
- 评估:SV级调试
七性能12题
- 问:什么是VOPT??
- 问题A:优化流程
- 问题A:保持可见性
- 问题A:参数和泛型的优化
- 问题A:保持VPI/PLI可见性
- 知识检查1:绩效
- 问题A:门级优化
- 问题A:已编译SDF的VOPT
- 问题A:PDU流程
- 知识检查2:绩效
- 实验室:性能
- 评估:绩效
八调试SystemVerilog断言11题
- 提问:基于断言的验证
- 问题A:断言窗口
- 问题A:配置断言
- 知识检查1:调试SystemVerilog断言
- 实验室:断言窗口
- 提问:波形窗口中的断言
- questa:断言线程查看器窗口
- questa:使用带有断言的SV绑定构造
- 知识检查2:调试SystemVerilog断言
- 实验室:调试SystemVerilog断言
- 评估:调试SystemVerilog断言
9约束随机检验7题
- 问题A:随机化
- 问题A:约束随机编码准则
- 问题A:约束解算器
- 问题A:调试随机化失败
- 知识检查1:约束随机验证
- 实验室:调试约束解算器中的失败
- 评估:约束随机验证
10个性能分析7题
- 问题A:性能分析
- Questa:查看探查器结果
- 知识检查1:性能分析
- Questa:内存分配分析器
- 问题A:能力分析
- 知识检查2:性能分析
- 评估:性能分析
十一交易6个主题
- 问:什么是交易??
- ,:事务记录流
- 问题A:在Wave窗口中查看相关事务
- 知识检查1:事务
- 实验室:事务记录和查看
- 评估:交易
十二使用DPI9题
- 直接编程接口介绍
- 导入C例程的直接编程接口
- 用Questa直接编程接口调试
- 实验室:DPI-C简介
- 带存储器的直接编程接口模型
- 直接编程接口C调用SystemVerilog
- 知识检查:使用DPI
- 实验室:C试验台
- 评估:使用DPI
Questa时钟域交叉(CDC)2章
了解时钟域交叉(CDC)设计和验证,以及如何使用QuestaCDC验证异步时钟域之间的路径。
一CDC基本验证26题
- Questa CDC简介:CDC挑战
- Questa CDC简介:CDC验证
- Questa CDC:CDC方法学-第1部分
- Questa CDC:CDC方法学-第2部分
- Questa CDC:CDC方法学-第3部分
- 知识检查1:CDC概述
- questa cdc设置:了解cdc过程和设计编译
- questa cdc设置:tcl命令
- 知识检查2:CDC概述
- Questa CDC设置:时钟报告
- questa cdc设置:时钟信号和时钟分组
- 知识检查3:CDC概述
- questa cdc设置:重置和端口域
- 知识检查4:CDC概述
- Questa CDC调试
- questa cdc:dff的同步器流,DMUX和握手方案
- questa cdc:FIFO方案的同步器流
- questa cdc:FIFO方案的同步器流
- 知识检查5:CDC概述
- Questa CDC:再确认方案和同步器报告
- 知识检查6:CDC概述
- Questa CDC:状态法-第1部分
- Questa CDC:状态法-第2部分
- Questa CDC:状态法-第3部分
- 知识检查7:CDC概述
- 评估:CDC概述
UVM框架6章
本章中的故事板文档概述了整个学习路径。
一UVM框架:简介5题
- UVM框架:简介
- UVM框架:测试设计
- UVM框架:计划刺激和检查
- 知识检查:uvm框架介绍
- 评估:uvm框架介绍
二UVM框架:创建接口6个主题
- uvm框架:描述输入协议接口
- uvm框架:生成输入协议接口
- uvm框架:创建输出协议接口
- 知识检查:uvm框架:创建接口
- lab:uvm框架:创建接口
- 评估:uvm框架:创建接口
三UVM框架:创建环境4个主题
- uvm框架:描述环境
- UVM框架:生成环境
- 知识检查:uvm框架:创建环境
- 评估:uvm框架:创建环境
4UVM框架:创建工作台5题
- UVM框架:工作台说明
- UVM框架:工作台生成
- 知识检查:uvm框架:创建工作台
- 实验室:UVM框架:创建工作台
- 评估:uvm框架:创建工作台
5个UVM框架:完成工作台11题
- UVM框架:模拟开箱即用的工作台
- 实验室:开箱即用模拟
- uvm框架:连接DUT和工作台
- 实验室:连接DUT和工作台
- uvm框架:驱动和监视输入事务
- uvm框架:驱动和监视输出事务
- 实验室:驱动和监控事务
- uvm框架:预测结果
- 知识检查:uvm框架:完成工作台
- 实验室:预测结果
- 评估:uvm框架:完成工作台
六uvm框架:开始验证5题
- uvm框架:创建新的测试和事务
- uvm框架:配置和序列
- 知识检查:开始验证
- 实验室:开始验证DUT
- 评估:开始验证
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ModelSim/Questa HDL模拟学习路径概述
本章中的故事板文档概述了整个学习路径。
ModelSim/Questa HDL模拟学习路径概述1题
- 学习路径概述
ModelSim/Questa模拟简介
本章概述了模拟过程。您将了解QuestAsim和ModelSim的功能以及如何使用帮助和文档。
ModelSim/Questa模拟简介11题
- ModelSim/Questa:数字设计流程中的模拟
- ModelSim/Questa:模拟过程
- 知识检查1:ModelSim/Questa仿真简介
- ModelSim/Questa:功能概述和支持的行业标准
- ModelSim/Questa:操作模式
- ModelSim/Questa:调试功能概述
- 知识检查2:ModelSim/Questa仿真简介
- ModelSim/Questa:获取帮助
- 知识检查3:ModelSim/Questa仿真简介
- 实验室:ModelSim/Questa文档和帮助
- 评估:ModelSim/Questa仿真简介
ModelSim/Questa Tcl/Tk概述
本章简要概述了TCL/TK语言,并展示了如何在modesim或questasim中使用它。
ModelSim/Questa Tcl/Tk概述10个主题
- ModelSim/Questa:为什么要使用tcl/tk??
- ModelSim/Questa:TCL概述
- modelsim/questa:tcl语法
- modelsim/questa:在tcl脚本中使用vsim命令
- modelsim/questa:简单模拟脚本
- 知识检查1:ModelSim/Questa-TCL/TK概述
- modelsim/questa:tk小部件和自定义GUI按钮
- 知识检查2:ModelSim/Questa-TCL/TK概述
- 实验室:modelsim/questa-在模拟中使用脚本和tk小部件
- 评估:ModelSim/Questa-TCL/TK概述
HDS:设计入口通用功能
您将了解所有人都具有的特性,或者大多数人,HDL设计器中的设计入口工具
HDS:设计入口通用功能15题
- HDS:打开新的或现有的设计单元
- HDS:自下而上的设计流程
- HDS:自上而下的设计流程
- HDS:如何保存设计
- 知识检查1:HDS常见功能
- 实验室:HDS开闭设计
- HDS:向设计输入工具添加注释
- HDS:定义用于查看和打印的页面设置
- HDS:设置包首选项
- HDS:设置设计工具的首选项
- HDS:使用图表浏览器
- HDS:如何从图形生成HDL代码
- 知识检查2:HDS常见功能
- 实验室:HDS首选项
- 评估:HDS常见功能
HDS:添加和可视化现有设计
了解如何将现有的HDL文本设计导入到HDL项目中。文本文件的图形分析,支持转换为图形源。
HDS:添加和可视化现有设计9题
- HDS:设计重用第1部分
- HDS:设计重用第2部分
- 知识检查1:HDS-添加和可视化现有设计
- HDS:可视化与输入
- HDS:可视化文本文件
- HDS:将可视化文件转换为图形文件
- 知识检查2:HDS-添加和可视化现有设计
- 实验室:HDS-添加和可视化现有设计
- 评估:HDS-添加和可视化现有设计
HDS:分析DesignChecker结果
本章介绍如何操作和导出DesignChecker结果,如何分析设计质量以及如何利用除外责任。
HDS:分析DesignChecker结果12题
- HDS:结果选项卡
- HDS:结果摘要窗格
- HDS:跟踪错误到设计源代码视图
- 知识检查1:HDS-分析DesignChecker结果
- 实验室:HDS-分析结果
- HDS:如何排序和筛选结果
- HDS:输出结果
- HDS:使用DC分析设计质量
- 知识检查2:HDS-分析DesignChecker结果
- 实验室:HDS-导出和组织结果
- 实验室:HDS-处理结果
- 评估:HDS-分析DesignChecker结果
SystemVerilog基本OOP
本章介绍SystemVerilog OOP中的基本概念和操作
SystemVerilog基本OOP17题
- 面向对象编程的SystemVerilog简介
- SystemVerilog类介绍
- SystemVerilog Questa SIM OOP调试
- SystemVerilog构造函数
- 知识检查1:SystemVerilog基本OOP
- SystemVerilog句柄和对象1
- SystemVerilog句柄和对象2
- SystemVerilog浅对象复制
- SystemVerilog深度对象复制
- SystemVerilog克隆对象
- 知识检查2:SystemVerilog基本OOP
- SystemVerilog类声明详细信息
- SystemVerilog静态属性和方法
- SystemVerilog虚拟接口
- 知识检查3:SystemVerilog基本OOP
- 实验室:SystemVerilog基本OOP
- 评估:SystemVerilog基本OOP
SystemVerilog概念
了解验证概念,抽象级别和基本SystemVerilog构造。
SystemVerilog概念12题
- SystemVerilog验证简介
- SystemVerilog随机验证
- 系统验证日志覆盖率
- 系统验证抽象级别
- 知识检查1:系统验证概念
- SystemVerilog编译器指令
- 系统验证日志时间和延迟
- SystemVerilog系统任务和功能
- SystemVerilog测试台组织
- 知识检查2:系统验证概念
- 实验室:模拟和调试1位加法器
- 评估:SystemVerilog概念
系统验证随机化
了解随机测试方法和系统Verilog约束随机测试
系统验证随机化19个主题
- 基于SystemVerilog类的随机化
- SystemVerilog随机化示例
- SystemVerilog约束解算器
- SystemVerilog成员身份,分布,和独特的约束
- SystemVerilog隐含约束
- 知识检查1:SystemVerilog随机化
- SystemVerilog随机化数组
- SystemVerilog随机化聚合类型
- 系统检验随机分布和概率
- SystemVerilog约束继承和内联约束
- 知识检查2:系统验证随机化
- SystemVerilog软约束
- SystemVerilog随机化设置和清理
- SystemVerilog随机循环变量
- 禁用随机化的SystemVerilog
- 系统验证随机问题和备选方案
- 知识检查3:系统验证随机化
- 实验室:SystemVerilog随机化
- 评估:系统验证随机化
UVM概述
了解UVM目标,术语,拓扑学,消息和uvm测试的运行方式。
UVM概述21题
- uvm词汇表和OOP回顾
- UVM方法学
- uvm是uvm提供的
- 知识检查1:UVM概述
- UVM拓扑和代理
- uvm类层次结构
- UVM相
- 知识检查2:UVM概述
- uvm Hello World示例
- uvm示例:事务和驱动程序
- uvm示例:代理,环境与试验课
- uvm示例:运行测试
- 知识检查3:UVM概述
- uvm配置类
- UVM工厂
- UVM消息
- UVM控制冗长
- uvm调试和文档
- 知识检查4:UVM概述
- 实验室:首先看SystemVerilog UVM
- 评估:UVM概述
掌握问题学习路径概述
本章中的故事板文档概述了整个学习路径。
掌握问题学习路径概述1题
- 学习路径概述
测试跟踪
本章介绍如何创建测试环境,分析模拟后运行,将测试计划与测试运行以及如何生成HTML覆盖率报告合并。
测试跟踪11题
- 问题A:创建测试环境
- 问题A:在UCDB中存储属性
- 问题A:覆盖视图模式
- 知识检查1:测试跟踪
- 问题A:模拟后分析
- 问题A:优化回归运行
- 问题A:验证分析
- Questa:生成HTML覆盖率报告
- 知识检查2:测试跟踪
- 实验室:测试跟踪
- 评估:测试跟踪
CDC基本验证
本章提供了对CDC基本验证过程的理解。您将学习如何设置和运行Questa CDC以及如何分析CDC结果。
CDC基本验证26题
- Questa CDC简介:CDC挑战
- Questa CDC简介:CDC验证
- Questa CDC:CDC方法学-第1部分
- Questa CDC:CDC方法学-第2部分
- Questa CDC:CDC方法学-第3部分
- 知识检查1:CDC概述
- questa cdc设置:了解cdc过程和设计编译
- questa cdc设置:tcl命令
- 知识检查2:CDC概述
- Questa CDC设置:时钟报告
- questa cdc设置:时钟信号和时钟分组
- 知识检查3:CDC概述
- questa cdc设置:重置和端口域
- 知识检查4:CDC概述
- Questa CDC调试
- questa cdc:dff的同步器流,DMUX和握手方案
- questa cdc:FIFO方案的同步器流
- questa cdc:FIFO方案的同步器流
- 知识检查5:CDC概述
- Questa CDC:再确认方案和同步器报告
- 知识检查6:CDC概述
- Questa CDC:状态法-第1部分
- Questa CDC:状态法-第2部分
- Questa CDC:状态法-第3部分
- 知识检查7:CDC概述
- 评估:CDC概述
UVM框架:简介
本章解释了uvm框架的好处,描述了正在测试的设计,并介绍了uvm框架流程。
UVM框架:简介5题
- UVM框架:简介
- UVM框架:测试设计
- UVM框架:计划刺激和检查
- 知识检查:uvm框架介绍
- 评估:uvm框架介绍
什么是随需应变培训中心?金宝搏娱乐城?
我们的按需培训平台为您提供数金宝搏娱乐城百小时的按需培训。专题课,包含视频,知识评估,以及交互式虚拟实验室练习。

学习路径和简化的主题访问
学习路径按角色和任务划分,以帮助加速工具使用。快速查看章节,章节中的主题和学习路径以及进度跟踪。

站起来。亲自动手。
视频内容展示了导师软件的实际应用。金宝博滚球专家使用虚拟实验室来实际访问导师产品。评估检查以确认您的知识。

跟踪进度
积分是为整体完成和证书和成绩单可在完成学习路径。