除了支持标准HDL外,ModelSim提高了设计质量和调试效率。ModelSim屡获殊荣的单核模拟器(SKS)技术能够在一个设计中透明地混合VHDL和Verilog。它的体系结构允许独立于平台的编译,并具有本机编译代码的出色性能。

图形用户界面功能强大,一致的,直观。在任何其他窗口中的活动之后,所有窗口都会自动更新。例如,在结构窗口中选择设计区域会自动更新源,信号,过程,和变量窗口。你可以编辑,重新编译,在不离开ModelSim环境的情况下重新模拟。所有用户界面操作都可以编写脚本,模拟可以以批处理或交互模式运行。ModelSim模拟行为,RTL以及门级代码,包括vhdl-vital和verilog-gate库,定时由标准延迟格式(SDF)提供。

ModelSim与Mentor的旗舰模拟器Questa®共享一个通用的前端和用户界面。如果客户需要更高的性能和对高级验证功能的支持,这允许他们轻松升级到questa。进一步了解Questa

ModelSim概述

  • 统一混合语言仿真引擎便于使用和性能
  • 本土支持Verilog的,设计系统验证日志,硬件描述语言(VHDL),以及用于有效验证复杂设计环境的Systemc
  • 快速调试时间,易于使用,多语言调试环境
  • 高级代码覆盖和分析快速覆盖关闭工具
  • Interactive和Post-SIM调试可用,因此相同的调试环境用于
  • 强大的波形比较以便于分析差异和错误
  • 统一覆盖数据库通过完整的交互式和HTML报告和处理,了解和调试整个项目的覆盖范围。
  • 加上HDL设计师和HDL作者对于完整的设计创作,项目管理和可视化能力

特征

高级代码覆盖率

ModelSim的高级代码覆盖能力和易用性降低了利用这一宝贵验证资源的障碍。

ModelSim高级代码覆盖能力为系统验证提供了有价值的指标。所有覆盖率信息都存储在统一覆盖率数据库(UCDB)中,它用于在一个高效的数据库中收集和管理所有覆盖率信息。分析代码覆盖率数据的覆盖率实用程序,比如合并和测试排名,是可用的。覆盖率结果可以交互查看,模拟后,或者在合并多个模拟运行之后。代码覆盖率度量可以按实例或设计单元报告,提供管理覆盖范围数据的灵活性。

支持的覆盖类型包括:

  • 报表覆盖范围
    运行期间执行的语句数
  • 分支覆盖率
    影响HDL执行控制流的表达式和case语句
  • 条件覆盖率
    将分支上的条件分解为使结果为真或假的元素
  • 表达式覆盖范围
    与条件覆盖范围相同,但包括并发信号分配而不是分支决策
  • 集中表达覆盖
    以一种方式显示表达式覆盖率数据,该方式说明在确定覆盖率结果时表达式的每个独立输入。
  • 增强的切换覆盖范围
    在默认模式下,从低到高以及从高到低的转换计数;在扩展模式下,统计X和X之间的转换
  • 有限状态机覆盖
    州和州过渡覆盖范围

混合HDL模拟

模特儿 将仿真性能和容量与模拟多个模块和系统所需的代码覆盖率和调试能力相结合,以实现ASIC门级签准。全面支持Verilog,设计系统验证日志,硬件描述语言(VHDL),SystemC为单个和多语言设计验证环境提供了坚实的基础。ModelSim易于使用、统一的调试和仿真环境为当今的FPGA设计人员提供了他们日益增长的所需的高级功能和使他们的工作富有成效的环境。

有效的调试环境

ModelSim调试环境为Verilog提供了广泛的直观功能,硬件描述语言(VHDL),系统C使其成为ASIC和FPGA设计的选择。

ModelSim简化了使用智能工程调试环境查找设计缺陷的过程。ModelSim调试环境高效地显示设计数据,用于分析和调试所有语言。

ModelSim允许对保存的结果进行模拟后使用许多调试和分析功能,以及在实时模拟运行期间。例如,覆盖率查看器使用代码覆盖率结果分析和注释源代码,包括FSM状态和转换,语句,表达式,分支,并切换覆盖范围。

信号值可以在源窗口中注释并在波形查看器中查看,使用对象与其声明之间以及访问的文件之间的超链接导航来简化调试导航。

比赛条件,三角洲,事件活动可以在列表和波形窗口中进行分析。用户定义的枚举值可以很容易地定义,以便更快地理解模拟结果。为了提高调试效率,ModelSim还具有图形和文本数据流功能。

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