Questa®顺序逻辑等效性检查

奎斯塔斯莱克

自动化的,穷举顺序逻辑等价性检查(SLEC)

使用“规格说明RTL与“实施“RTL作为输入,Questa SLEC正式应用程序使用详尽的正式分析自动比较两个代码块。不需要了解形式或属性规范语言。

当一个详尽的比较是必要的时候

相当多的高价值验证用例涉及将电路与在小范围内修改过的等效电路进行比较,但操作上至关重要。例如,有时需要这种新逻辑来降低动态功耗,或者在最后一分钟需要一个ECO,或者必须评估卡在或瞬间故障的影响。虽然每个任务都可以通过RTL模拟来处理,这样做可能需要数周甚至数月的测试台开发和模拟调试。更糟的是,即使是设计最完善的约束随机模拟环境,其结果也不会穷尽——这将为无意中由添加的逻辑创建的功能错误敞开大门。

奎斯塔斯莱克
Questa斯莱克应用程序使用形式分析来全面比较规格说明和“实施“RTL识别所有输入的两个输出行为的任何差异,而且所有的时间。不需要了解形式或属性规范语言。

解决方法:questa slec

Questa SLEC应用程序执行详尽的,根据设计尺寸和参数,仅需几小时甚至几分钟就可以对两个RTL输入进行正式分析。这使得用户不必手动创建和维护测试台,以及必须重新运行大量,时间和资源密集型模拟回归套件。特别地,以下验证用例显著受益于Questa SLEC分析:

  • 低功耗时钟选通逻辑插入
  • 错误修复和生态验证:避免小改动后耗时的重新模拟
  • 设计优化(通过逻辑删除,管道重新排序,等)
  • ISO26262相关故障/SEU安全机制验证

无论验证任务如何,通过允许用户解释网络或实例名称的细微不匹配,加快了安装过程。以及任意层次的层次结构,在分析开始之前。所有差异都汇总在简明的报告中,以便用户能够快速确定所识别问题的严重性。

请注意,纯逻辑等价性(LEC)工具(Mentor's FormalPro)适用于被比较的DUT具有完全相同数量状态的流——主要是为了验证RTL合成到盖茨中是否正确。相反,questa slec正在检查所有顺序行为,因此可以检查对RTL的任何修改是否不会影响输出。

特征

  • 自动和详尽地比较所有输入和所有时间的两个RTL代码块的输出行为
  • 波形和生成的示意图精确地显示了两个DUT之间的输出差异,以及负责的控制信号和数据通道
  • 用于设置和定制输入的标准TCL API,运行时,并输出报告以满足您的特定验证任务
  • 比较特定于任务的调试功能,以及与标准Questa调试流集成的调试
  • 支持系统verilog或vhdl

效益

  • 详尽的,可扩展验证
  • 与基于仿真的等效性检查相比,壁钟性能有了显著的改善
  • 易于设置–无需了解正式语言或断言语言
  • 快速调试和分析:通过反例波形和示意图清楚地定义了规范和实现DUT之间的任何差异。
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