Questa®高级模拟器

Questa的核心模拟和调试引擎

Questa®高级模拟器将高性能和容量模拟与统一的高级调试和功能覆盖能力结合在一起,为Verilog提供最完整的本地支持,System VerilogVHDL语言SystemC广域网,UPF和UVM。

Questa高级模拟器是Questa验证方案的核心仿真和调试引擎;全面的先进验证平台,能够降低验证复杂FPGA和SOC设计的风险。


Questa跨越了复杂SoC和FPGA设计和验证所需的抽象层次,从TLM(事务级建模)到RTL,盖茨,和晶体管,并具有多种验证方法的优越支持,包括基于断言的验证(ABV)。开放式验证方法(OVM)和通用验证方法(UVM),以提高测试台的生产效率,自动化和可重用性。

今天学习行业中验证流程的最佳实践,以及如何实现最佳流程以加快SOC设计验证周期。

特征

高性能和高容量

高性能和高容量

Questa高级模拟器通过非常积极的方式实现了行业领先的性能和容量,SystemVerilog和VHDL的全局编译和仿真优化算法,将SystemVerilog和混合VHDL/SystemVerilog RTL仿真性能提高10倍。Questa还支持非常快的下一次模拟时间和有效的库管理,同时保持高性能,具有独特的功能,可以在逐块的基础上预先优化和定义调试可见性,从而在运行大量测试时,显著提高回归吞吐量高达3倍。以提高模拟性能。用于模拟时间较长的大型设计,Questa还有一个多核选项。questa multi-core利用现代计算系统的优势,将设计划分为在多个CPU或使用自动或手动驱动分区的计算机上并行运行。为了实现更高的性能,Questa支持TBX;与Veloce平台的最高性能事务级链接,通过调试可见性和通用测试台,性能提高了100倍。

基于断言的验证

基于断言的验证

Questa提供了一个全面的,基于标准的ABV解决方案,提供SystemVerilog的选择,属性规范语言(PSL)或者两者兼而有之。为了简化ABV的采用,questa还包括questa验证库(qvl)。QVL是一个综合性的SystemVerilog断言检查器和监视器库,使其更容易采用ABV。QVL检查程序涵盖了广泛的设计特性,并且还针对正式验证和仿真进行了优化。而QVL监视器支持各种工业标准的模拟协议。

测试自动化

测试自动化

Questa高级模拟器支持业界最全面的测试台自动化解决方案。除了与Questa Infact紧密集成以实现智能测试台自动化之外,Questa高级模拟器可以自动创建复杂的使用刺激场景输入刺激,根据约束和使用SystemVerilog或SystemC验证(SCV)库构造的随机化描述刺激。

Questa将所有这些形式的刺激生成与功能覆盖相结合,以识别自动生成的刺激所执行的功能。使用功能覆盖度量(SVA或PSL)作为测试创建的反馈,工程师可以调整约束,将随机测试集中在覆盖孔上。与手工制作数百个定向测试相比,这种自动化方法提供了巨大的生产力改进。Questa收集所有覆盖数据-代码覆盖,断言,正式的,和功能覆盖-集成到一个高效的统一覆盖数据库(UCDB)中,并使它们在测试台内实时可用,或通过Questa验证管理进行后处理。

Questa验证管理

Questa验证管理

约束随机测试刺激和度量驱动验证的应用极大地增加了验证过程中生成的数据量。Questa验证管理分析覆盖率和验证数据,提供关于验证测试套件状态的最新信息,并深入了解如何提高验证过程的效率和有效性。有关详细信息,请参阅验证管理器页面。

综合多语言调试

综合多语言调试

Questa调试环境完全支持所有标准语言,它的GUI使用模型在所有语言和抽象级别上都是一致的。Questa自动识别设计和验证环境中的关键对象,提供直观的方式来查看和调试这些对象。例如,有限状态机(fsm)被推断出来,FSM调试窗口提供了一种自然的方式来可视化FSM随时间的当前状态和状态转换。

使用ovm/uvm类库构建的验证环境将被自动识别,并且在所有调试窗口中都可以使用基于ovm/uvm感知和SystemVerilog类的调试,除了针对独特的uvm项(如配置和流)的专用uvm窗口之外。Questa有助于自动执行从观察到的错误到错误根源的连接性和因果关系的跟踪过程,这些过程通常耗时且乏味。可以通过图形示意图视图或基于源代码的数据流进行跟踪,源和接收器(驱动程序和读卡器)关系可以很容易地被遍历,以识别错误的来源。

功率感知验证

功率感知验证

对许多应用来说,功耗管理是至关重要的。管理电源所需的技术具有独特的设计和验证挑战。Questa的功率感知模拟,结合Accelera的统一功率格式(UPF)标准,通过在设计周期早期准确地建模低功耗硅行为,降低了实现低功耗硅设计的风险。有关详细信息,请参阅电源感知模拟页面。

效益

  • 高性能,多语言引擎对于最复杂的回归套件
  • 高效的高级验证解决方案与验证管理,覆盖范围大,复杂电子系统
  • 易于使用,快速调试时间通过本机断言和一个完整的多抽象和多语言调试环境,包括事务级调试
  • 约束随机刺激自动生成测试开发
  • 本机高级SystemVerilog测试平台功能采用OVM和UVM结合独特的调试功能,方便高级测试台的开发和调试
  • 高带宽事务级别(TBX)与速度平台实现模拟加速
  • 本土支持使用UPF进行功率感知模拟
  • 多核仿真它支持所有设计语言和构造,并自动或手动分区设计以并行运行,同时维护一个用于调试和覆盖的数据库。
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