导师验证IP

使用先进方法构建的综合验证IP,以最快的时间进行验证签准

今天的设计很大程度上依赖于越来越多的复杂的行业标准接口,这些接口必须经过验证才能确保IP互操作性和系统行为。Mentor的验证IP(VIP)通过将Mentor的协议和方法论专业知识构建到支持许多行业标准接口的可重用组件库中来提高质量并缩短计划时间。这样就不用花时间开发BFM,从而释放了工程资源,验证组件,或是贵宾本身,使他们能够专注于设计的独特和高价值方面。

Mentor的VIP无缝集成到高级验证环境中,包括使用uvm建造的试验台,VerilogVHDL语言和SystemC。它是业界唯一一个在所有协议中都具有本机SystemVerilog UVM架构的VIP,确保最高生产力和灵活性。

导师®图形验证IP是Enterprise Verification Platform?(EVP)不可分割的一部分,和Questa验证解决方案,完整的VIP组件减少了启动时间,实现了快速覆盖关闭。全面的协议断言允许Questa正式用户要彻底证明设计的正确性,同时支持Veloce仿真系统使用户能够轻松过渡到高性能模拟加速,以获得数量级的吞吐量增长。

特点和亮点

  • 综合测试套件和符合性测试
  • 完成协议覆盖和检查
  • 本机SystemVerilog uvm测试和组件
  • System VerilogVerilogVHDL语言和Systemc测试台支持
  • 支持模拟,加速度,和正式的验证环境
  • 验证计划和管理的集成支持
  • 交易级别记分板,分析,调试
  • 用于模拟加速和仿真的可合成存储器模型
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