特森特叛逃

Tessent®缺陷是模拟晶体管级缺陷模拟器,混合信号(AMS)和非扫描数字电路。它测量缺陷覆盖率和缺陷容限。Tessent Defectsim非常适合大容量和高可靠性的集成电路。

Tessent Defectsim取代了满足质量标准(如ISO 26262)所需的AMS电路中的手动测试覆盖率评估,并提供了客观数据来指导DFT的改进。与模拟每个潜在缺陷相比,Tessent Defectsim大大缩短了SPICE模拟时间。

特点和优点

  • 测量AMS电路中缺陷的可能性加权覆盖率。
  • 指导在不降低质量的情况下缩短测试时间
  • 指南增加了AMS和定制逻辑电路中缺陷的测试覆盖率。
  • 指导制造缺陷或潜在缺陷的公差改进。

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模拟基准电路

为了帮助全面改进和比较混合信号DFT方法和工具,包括模拟故障模拟,一套模拟装置,混合信号,免费提供数字电路。最初的细胞是由AMS AG和Mentor创建的。欢迎使用相同工艺文件和操作条件的其他贡献。地址stephen_sunter@mentor.com.

版本2.0包括:

  • CMOS工艺装置模型,包括典型和4个角,源自AMS的350纳米工艺
  • SPICE网络列表,用于9个常用模拟和混合信号功能(6个复杂功能和3个传输门)
  • 42个基本组合逻辑门和时序逻辑门的SPICE网络表和Verilog模型
  • 函数和门的测试台,包括限值为3.3V的规格,27摄氏度

版本2.1包括:

与版本2.0 Plus相同的文件:

  • 两个附加电路的SPICE网络列表:PLL和ADC
  • 每个A/MS网络列表的示意图
  • 每个A/MS网络列表的潜在缺陷列表,以区域为基础的相似性
  • 对于BandGap1,将并联晶体管折叠成单晶体管,每增加m(乘数)符合IEEE P2427建议的规则
  • 更新的自述文件

2.2版包括:

与2.1版相同的文件:

  • 一个附加电路的SPICE网络列表:VREG
  • 修正了logic.v中几个逻辑门的模型
  • 校正带隙1,opamp1,和PLL1试验台
  • 运算放大器和比较器的规格和附加试验台
  • 更新的自述文件

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