Tessent 3 d-ic测试

三维堆叠集成电路(3 d-ics)是由多个堆死,和被视为关键在帮助半导体产业跟上摩尔定律。当前集成和互连方法包括导线债券和倒装芯片和已经在生产一段时间。

新一代3 d集成了through-silicon-via(TSV)之间的互连技术作为主要的方法死去。迁移到tsv 3 d-ics连接提出了三个新的测试挑战行业:

  • 管理缺陷的逃逸率死在晶片测试,以满足目标post-packaging产量。
  • 测试记忆死堆放在逻辑死配置。
  • 测试逻辑堆放在逻辑模配置。

硅的Tessent®测试和产量分析解决方案提供一组全面的针对(DFT)功能,解决known-good-die测试挑战。这包括生成的行业领先的解决方案,压缩,逻辑阿拉伯学者,内存阿拉伯学者,边界扫描,混合信号阿拉伯学者学习和硅。

测试堆叠Memory-on-Logic

使用Tessent集成的分层测试功能,高质量的测试可以实现堆叠逻辑和内存死去。Tessent MemoryBIST堆内存的速度测试模具提供了支持所有流行的DRAM协议,包括那些支持公共电平WideIO接口标准。这使得存储器BIST控制器在一个逻辑死来处理各种各样的记忆死去堆叠上对不同产品的变化。

Tessent还支持内存总线的速度测试,涵盖两个债券电线和TSV互联。共享总线功能使测试多个内存死在相同的互连。

测试堆叠Logic-on-Logic

logic-on-logic栈,Tessent分层测试功能是用来测试堆死和TSV互联。的生成和BIST测试生成单一模测试重用,保存测试开发时间。所需的模式re-sequenced是确保正确的模式分布和应用程序跨多个死去。

Tessent层次生成的解决方案是用来测试tsv之间逻辑死。这些tsv假定之间存在的边界扫描孤立的核心在邻近的死亡。测试模式生成使用完整的包网表,一个灰色的框模型用于一道死亡和/或核。

通过使用分层测试结构的组合,高压缩扫描测试,和BIST技术,导师图形Tessent解决方案提供最高质量和最经济的3 d-ic测试可用。

产品

Tessent TestKompress®

DFT插入和自动测试模式生成与高压缩(生成)。

Tessent MemoryBIST

内建自测为嵌入式记忆。

Tessent LogicBIST

内建自测的逻辑。

Tessent FastScan

速度测试包括过渡,多个检测过渡,timing-aware,和关键路径。